Microelettronica per la calibrazione temporale del sistema per muoni in LHCb

1. Microelettronica per la calibrazione temporale del sistema per muoni in LHCb A. Lai1, S. Cadeddu1, C. Deplano1,2, V. De Leo1,2 1 Istituto Nazionale Fisica Nucleare, Cagliari – Italy 2Dipartimento di Fisica, Università degli Studi, Cagliari - Italy

2. Il rivelatore per muoni in LHCb M5 M4 M3 M2 M1 M1 y z x • Ricostruzione delle tracce • Determinazione del pT nel trigger di livello 0 • 5 stazioni -> 1380 Camere (MWPC / 3-GEM) • 4 regioni con granularità/risoluzione variabile con la distanza dalla beam pipe e dipendente dalla stazione • 122.112 canali fisici • 26.000 canali logici S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

3. Il rivelatore per muoni in LHCb 1380 Camere MWPC / 3-GEM Nei CRATES (off detector): 168 IB 148 ODE Connessioni FE - crates con cavi LVDS di lunghezza tra 10 e 21 m M1 (40x32 cm2) M5 (163x49 cm2) ODE - Trigger  80 m di OL z M4 M5 M3 M2 y x 10 m  5 m 7632 Front-End boards CARDIAC 122,112 Canali S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

4. Specifiche per il sistema dei muoni off detector on detector ODE IB ODE ELECTRONIC CHAINS 25 ns BX ID 345 346 347 348 349 350 351 352 353 354 355 Interazione Segnale • Affinché il trigger abbia l’efficienza richiesta (95%) è necessario: • Corretta associazione del segnale rivelato con l’evento. • Efficienza del 99% in una finestra temporale di 20ns Ritardi fissi massimi relativi tra canali diversi: Tempo di volo (M1=40ns ; M5=63ns) => 23 ns Cavi (1021m; ritardo 6ns/m; jitter 50ps/m; 60126ns) => 66ns Dispositivi: CARDIAC => ritardo 16ns; jitter 220ps IB => ritardo 20ns; jitter 500ps Altre cause: Variazioni in pressione, temperatura, alimentazione S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

5. Sincronizzazione Sincronizzazione fine Interazione Interazione Sincronizzazione rispetto al BXid BX ID BX ID BX ID 345 346 347 348 349 350 351 352 353 354 355 345 346 347 348 349 350 351 352 353 354 355 345 346 347 348 349 350 351 352 353 354 355 Interazione S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

6. Sincronizzazione rispetto al BXid Start Ch 1 Ch 2 Ch 3 Ch 4 3564 4 4 4 3 3 4 3 3 3 3 3 3 A A A A B A A B A A 31e Time reference 30e 72a 39e a = bunch from beam a only 72b 36e 3e b = bunch from beam b only e = empty bunch ab = collision between beam a and b Batch Struttura dell’orbita 69ab 5e S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

7. Tools per la sincronizzazione IB ODE ODE boards 24 SYNC chip: Ricostruzione distribuzione tempo fine (TDC) Allineamento rispetto al BX Trasmissione dati al trigger e al DAQ Monitoring Front-end boards: 2 Carioca (ASD) 1 DIALOG: Ritardi programmabili Generazione canali logici Generazione delle soglie Monitoring I2C link CAN link SB (ECS) S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

8. DIALOG: DLL e catena di ritardi DNL di 7 diversi canali 0 5 10 15 20 25 30 35 code Delay Unit Cell Caratteristiche • Locking time: < 1 ms • Locking range: 20 ÷ 30 ns (25 ÷ 33 MHz) • Ritardo unitario: ~ 1.6 ns • Dim: 262 x 61 mm2 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

9. DIALOG DLL-ADC : un SAR ADC ++ 8 VCDelay Lines Ref Clock ADC Vctrl (after locking) Calibration DLL VCDL 1 DAC REG DAC SAR + Control Logics VCDL 2 Code in From I2C Vout Vctrl VCDL 3 Comparator SAR and controls Comparator Code VCDL 8 Controls ADC: Caratteristiche • 8 bits di risoluzione • Architettura SAR • Tempo di conversione < 2ms • Dim: 442 x 178 mm2 Il clock di riferimento viene usato solo durante la calibrazione e poi spento. La Vctrl risultante dalla calibrazione viene convertita in una parola digitale e memorizzata in registri accessibili via protocollo I2C S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

10. DIALOG: schema a blocchi 16 LVDS input Caratteristiche principali: • Ritardi programmabili (32 steps da ~1.6 ns ciascuno @40 MHz) • Output con ampiezza programmabile (8 steps da ~3 ns ciascuno) • Possibilità di mascherare ogni singolo canale di input • 16 DACs indipendenti per le soglie degli ASD • Interfaccia I2C • Registri triplo-votati con sistema di autocorrezione contro SEU • Generazione canali logici: • OR2 ; OR4 ; OR8 • AND2 ; OR2 (2 AND2) ; OR4 (4 AND2) Test and monitoring: • Generazione pulse per ASD • 16 contatori da 24-bits • Pattern interno programmabile 8 LVDS output M A S K Prog. Delayer Prog. Dig. Shaper Logical Channel Generation CAlibDLL & DLL ADC Calibration CLK Start/Stop 16 x 24 bits Rate counters SCL I2C Interface DIALOG Configuration registers Tst Signal SDA Address Pls0 ASD pulse generation & Delay Pulse Pls1 Thr DAC 1-16 Threshold 1-16 S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

11. SYNC: TDC Layout (250 x 400 mm2) Sincronizzazione • TDC a 4 bit (risoluzione 1.5 ns @ 40 MHz) • Stessa DLL Custom utilizzato per DIALOG • Archittetura a pipelines • La fase calcolata è scritta in L0 buffer ogni 25 ns. 1.5 ns resolution TDC Ref Clock (40 MHz) DLL up Charge pump Phase detector Vctrl down Voltage Controlled Delay Line IN Encoder Fase (4 bits) S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

12. SYNC: Istogrammatore L0 buffer Ch 7 BXid 000000000110 000000000111 CH0 Ch 6 Ch 5 CH1 Ch 4 L0yes CH2 Ch 3 CH3 Ch 2 CH4 CH5 Ch 1 CH6 Ch 0 CH7 69ab 5e • 16 contatori da 24 bits ciascuno • Architettura sincrona in pipeline • Lettura via I2C • Contatori triplo-votati • Protetto contro l’overflow • Tempo fine direttamente dal TDC • Tempo fine dopo L0 buffer (dati accettati dal trigger) • Ricostruzione del BXid di singolo canale • Ricostruzione del BXid – OR di tutti i canali S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

13. Sincronizzazione rispetto al BXid CH0 CH1 CH2 start 8 2 0 1 1 2 0 0 9 0 2 6 1 7 5 6 1 2 8 9 5 7 SYNC 1 CH1 SYNC 2 CH2 Sincronizzazione a livello di singolo SYNC: Implementazione • Pipeline per ogni canale • Ritardo programmabile fino a 3 cicli Sincronizzazione tra SYNC diversi alloggiati nella stessa ODE: Implementazione • Possibilità di ritardare lo start del contatore di bunch fino a 7 cicli S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

14. SYNC: schema a blocchi • Caratteristiche principali • 8 TDC a 4 bit con una risoluzione di 1.5ns a 40MHz • 8 pipeline per la sincronizzazione dei singoli canali • Maschere indipendenti su ogni canale. • Contatore a 12 bits per la generazione del BXid • L0 buffer: DPRAM da 256x54 basato su blocchi RAM sviluppati al CERN (K. Kouklinas) • L0 derandomizer: FIFO con profondità prog. • Hamming a protezione dei dati scritti nelle memorie • Interfaccia verso il trigger di livello 0 con un buffer a profondità programmabile • Interfaccia I2C con registri triplo-votati e sistema di autocorrezione contro SEU • Istogrammatore con 16 contatori da 24 bits Test e monitoring • Interfaccia JTAG • Generazione di pattern noti verso DAQ • Tre diversi tipi di test per link ottico verso il trigger, tra cui generazione di un PRNG S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

15. DIALOG layout LVDS I2C in Reset Address LVDS I2C out 9 ASD threshold 9 ASD threshold thresholds thresholds DLL ADC core DLL ADC 8 LVDS Physical Channel 8 LVDS Physical Channel gnd gnd gnd gnd gnd gnd gnd gnd gnd gnd Scalers Pulse + Delay Lines Scalers Pulse + Delay Lines vdd vdd vdd vdd vdd vdd vdd vdd vdd vdd LVDS ASDQ pulse LVDS ASDQ pulse CARIOCA pulse 8 LVDS logical channel CARIOCA pulse Tecnologia: CMOS IBM 0.25mm, rad-tol 113 pins Dim: 4900 x 3875 mm2 Consumi: 150mA @ 2.5V S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

16. SYNC layout 8 LVDS logical channel I2C addr 8 TDC I2C I2C addr L0 buffer L0 buffer Dati verso Il GOL/ L0Trigger Ctrls + clock L0 buffer L0 buffer JTAG L0 derand L0 derand dati verso il DAQ Tecnologia: CMOS IBM 0.25mm, rad-tol 97 pins Dim: 4000 x 4000 mm2 Consumi: 180mA @ 2.5V S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

17. Conclusioni • Un timing accurato rappresenta un requisito fondamentale per garantire l’efficienza richiesta dal trigger di livello 0 • I circuiti integrati DIALOG e SYNC hanno un ruolo primario nell’allineamento temporale • Ogni canale fisico può essere ritardato indipendentemente sul DIALOG con una granularità di ~1.6 ns fino ad un ritardo massimo di 50ns. • La granularità è controllata da un blocco DLL che viene “calibrato” durante dei run dedicati ed il cui risultato viene convertito in forma digitale e memorizzato in registri accessibili via I2C • Nel SYNC si trova un blocco istogrammatore e 8 TDC, con una risoluzione di 1.5ns, che permettono di ricostruire la fase dei segnali di input rispetto al clock. • Il blocco istogrammatore viene anche usato per riconoscere la struttura iniziale dell’orbita permettendo così di sincronizzarsi con il BXid della macchina S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

18. DIALOG Threshold DAC layout DAC specs + An output buffer for thresholds (~10kW output impedance for the DAC) S. Cadeddu - IFAE 2006 – Pavia 19/04/2006

19. DIALOG SEE test @ PSI – VilligenTested @ the PIF (hadron therapy beam) : 250 MeV protons. F = 6 x 108 cm-2 s-1 Test: write the whole configuration via I2C bus and repeatedly read it back. The auto correction feature was never switched on • Strategy: • Triple voted and self-corrected latches • (configuration bits) • State machine registers are TV but • not self-corrected. • ~ 850 bits / chip Fluence = 1.1 x 1013 protons cm-2 (10 years of LHC protons in M1 R1 Front-end) • # of mismatches in configuration reading = 0 • s (bit) not measurable • (register) < 3 x 10-15 cm2 # SEE for System < 1/10 days (without self correction) The chip and the boards were activated S. Cadeddu - IFAE 2006 – Pavia 19/04/2006