การทดลองที่ 5 วงจรนับ (Counter)

1. การทดลองที่ 5 วงจรนับ (Counter) โดย รศ. ณรงค์บวบทอง

2. หัวข้อ 1. บทนำ 2. วงจรนับเลขไบนารี ขนาด 2 บิต 3. วงจรนับสิบ 4. วงจรหารความถี่

3. บทนำ 1. วงจรนับ 2. วงจรหารความถี่

4. วงจรนับ CLK Q0 Q1 Q2 Q3

5. วงจรหารความถี่

6. วงจรนับ วงจรนับเป็น FSM แบบหนึ่ง สัญญาณเอาท์พุทของวงจรนับได้จากสัญญาณเอาท์พุทของฟลิปฟลอปโดยตรงวงจรนับแบ่งออกได้เป็น 2 แบบคือ Synchronous Counter และ Asynchronous Counter หรือ Ripple Counter Synchronous Counterลักษณะวงจรจะเป็นตามรูปที่ 8.16 โดยสัญญาณนาฬิกาจะป้อนให้แก่ Clock ของฟลิบฟลอบทุกตัว

7. วงจรนับ CLK Q0 Q1 Q2 Q3

8. การนับเลขไบนารี 00 01 การนับเลขไบนารี ขนาด 2 บิต Text 10 11

9. การนับเลข BCD หรือเลขฐานสิบ 0000 0 1001 9 0001 1 1000 8 0111 7 การนับเลขบีซีดี ขนาด 1 หลัก 0010 2 0011 3 0110 6 0100 4 0101 5

10. การออกแบบวงจรนับ • การออกแบบวงจรนับก็มีลำดับขั้นเหมือนกับการออกแบบ FSM คือมีขั้นตอนดังนี้ • เขียน State Diagram • เขียน State Table • หาจำนวนฟลิบฟลอบ n โดย 2n >ค่าสูงสุดที่จะนับได้ และกำหนดชนิดของฟลิปฟลอป • หาฟังก์ชั่นอินพุทของฟลิบฟลอบแต่ละตัว • เขียนวงจร

11. วงจรนับขึ้นแบบเลขไบนารี ขนาด 2 บิต เป็นเอาท์พุทของวงจรนับ โดย Q0 เป็นบิตที่มีนัยสำคัญต่ำ (LSB) บิต Q1 เป็นบิตที่มีนัยสำคัญสูง (MSB) CLK เป็นสัญญาณนาฬิกา

12. การออกแบบ

13. วงจรนับแบบไบนารี ขนาด 2 บิต

14. วงจรนับขึ้นแบบเลขไบนารี ขนาด 2บิต มีสัญญาณควบคุม เป็นเอาท์พุทของวงจรนับ โดย Q0 เป็นบิตที่มีนัยสำคัญต่ำ (LSB) บิต Q1 เป็นบิตที่มีนัยสำคัญสูง (MSB) เป็นสัญญาณควบคุมการนับ ถ้าเป็นโลจิก ‘1’ จะนับสัญญาณนาฬิกา ถ้าเป็นโลจิก ‘0’ จะหยุดนับและคงค่าสถานะเดิม เป็นสัญญาณนาฬิกา

15. วงจรนับขึ้นแบบเลขไบนารี ขนาด 2บิต มีสัญญาณควบคุม เขียน State Diagram แปลงจาก State Diagram เป็นตารางการทำงาน หรือ State table

16. วงจรนับขึ้นแบบเลขไบนารี ขนาด 2บิต มีสัญญาณควบคุม

17. วงจรนับขึ้นแบบเลขไบนารี ขนาด 2บิต มีสัญญาณควบคุม

18. การนับเลข BCD หรือเลขฐานสิบ 0000 0 1001 9 0001 1 1000 8 0111 7 การนับเลขบีซีดี ขนาด 1 หลัก 0010 2 0011 3 0110 6 0100 4 0101 5

19. วงจรนับขึ้นแบบเลขฐานสิบ (BCD Counter) วงจรนับจาก 0 - 9

20. Logic Diagram ของ BCD Counter

21. วงจรนับ BCD 4 หลัก

22. วงจรหารความถี่

23. การใช้อุปกรณ์ใน Lib. สร้างวงจรหารความถี่

24. อุปกรณ์ใน Lib.CB8RE

25. วงจรหารความถี่ The synchronous reset (R) is the highest priority input. When R is High, all other inputs are ignored; the Q outputs, terminal count (TC), and clock enable out (CEO) go to logic level zero during the Low-to-High clock transition. The Q outputs increment when the clock enable input (CE) is High during the Low-to-High clock (C) transition. The counter ignores clock transitions when CE is Low. The TC output is High when both Q outputs are High.

26. วงจรหารความถี่

27. วงจรนับ BCD 4 หลัก

28. วงจรนับ BCD 4 หลัก พร้อมกับภาคถอดรหัสแอลอีดี 7 ส่วน

29. วงจรนับ BCD 4 หลัก พร้อมกับภาคถอดรหัสแอลอีดี 7 ส่วน แบบ Muxtiplex

30. วงจรนับเลขฐานสิบ 4 หลัก

31. Progress Diagram Phase 1 Phase 2 Phase 3

32. Block Diagram TEXT TEXT TEXT TEXT TEXT TEXT TEXT TEXT

33. Table

34. 3-D Pie Chart TEXT TEXT TEXT TEXT TEXT TEXT

35. Marketing Diagram Title TEXT TEXT TEXT TEXT