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Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL

Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL. Marco Losito - matr.653814 Paola Mussida - matr.650995. Relatore: prof. Fabrizio Ferrandi Correlatore: Ing. Marco Domenico Santambrogio. Sommario. Obiettivi Definizioni e Teoria Descrizione della Metodologia

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Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL

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Presentation Transcript

  1. Metodologia di progetto per la traduzione di specifiche ad alto livello in VHDL Marco Losito - matr.653814 Paola Mussida - matr.650995 Relatore: prof. Fabrizio Ferrandi Correlatore: Ing. Marco Domenico Santambrogio

  2. Sommario • Obiettivi • Definizioni e Teoria • Descrizione della Metodologia • Caso di studio: Il Calcolo del Percorso Critico • Test e Risultati Marco Losito – Paola Mussida

  3. Obiettivi • Definire una metodologia per la traduzione di specifiche ad alto livello in VHDL • Creare IP core dalla descrizione in VHDL utilizzabili all’interno del flusso di sviluppo di sistemi dedicati della Xilinx Marco Losito – Paola Mussida

  4. Le basi teoriche • Metodologia: • Macchine a stati finiti; • Macchine a stati finiti con datapath; • Diagrammi ASM. • Caso di studio: • Grafi con particolare attenzione alle Activity Network Marco Losito – Paola Mussida

  5. Macchine a stati finiti con datapath Marco Losito – Paola Mussida

  6. Diagrammi ASM: Box Marco Losito – Paola Mussida

  7. Diagrammi ASM: Blocchi Marco Losito – Paola Mussida

  8. Diagrammi ASM: Blocchi Marco Losito – Paola Mussida

  9. Diagrammi ASM: Blocchi Marco Losito – Paola Mussida

  10. Grafi ed Activity Networks Marco Losito – Paola Mussida

  11. Metodologia: Descrizione Algoritmo  Diagramma ASM  VHDL Marco Losito – Paola Mussida

  12. Metodologia: Algoritmo  Diagramma ASM finchè ( z = 0 ) ripeti {Codice} Marco Losito – Paola Mussida

  13. Metodologia: Diagrammi ASM  VHDL Datapath1 : process (clk) begin if (clk'event AND clk='1') then case current_state is when Q0 => <codice> ……… when others => <codice> end case; end if; end process Datapath1; Marco Losito – Paola Mussida

  14. Caso di studio: Calcolo del percorso critico • Studio delle specifiche • Descrizione in linguaggio ad alto livello • Stesura di diagrammi ASM • Traduzione in VHDL • Sintesi • Verifica e Simulazione Marco Losito – Paola Mussida

  15. Caso di studio:Definizione • Algoritmo: • CPM ( N, A, n0, nN, dij, tMin, tMax, LC) • Input: • grafo DAG=(N, A); • nodo origine n0; • nodo finale nN; • Durate dij ≥ 0,  (i, j)  A • Output: • Istanti minimo e massimo di accadimento di ogni evento; • Lista contenente i nodi critici (LC). Marco Losito – Paola Mussida

  16. Caso di studio: Pseudocodice Marco Losito – Paola Mussida

  17. Caso di studio: Diagrammi ASM Marco Losito – Paola Mussida

  18. Caso di studio: Dagli ASM al VHDL Marco Losito – Paola Mussida

  19. Caso di studio: Verifica e Simulazione Marco Losito – Paola Mussida

  20. Caso di studio:Creazione dell’IP core Marco Losito – Paola Mussida

  21. Caso di studio: Dati Sperimentali • Area Logic Utilization: Total Number Slice Registers: 778 out of 9,856 7% Number used as Flip Flops: 746 Number used as Latches: 32 Number of 4 input LUTs: 820 out of 9,856 8% Logic Distribution: Number of occupied Slices: 1,276 out of 4,928 25% • Tempo Design statistics: Minimum period: 9.982ns (Maximum frequency: 100.180MHz) Marco Losito – Paola Mussida

  22. Conclusioni • Metodologia semplice ma efficace • Esito positivo della validazione mediante caso di studio • Buoni risultati ottenuti dai test Marco Losito – Paola Mussida

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