CLK

1. D D Q Q C C Figure 1 X G12 A G1 Y G13 B G11 G8 G2 C G3 G6 G9 G7 D G4 CLK G10 G5 Dff timings: Tcq= 3ns, Tsu = 2 ns, Thd = 1ns Input/Output buffer delay = 5ns, all other gates= 4ns BR 1/99

2. S0 D[7:0] FSM Fig 2a D Q[7:0] 8 Clk Clk Q 8 0 sclr Start? ld en 1 en ld S1 sclr en ld FSM S2 start CLK $ 85 D $ 80 $ 21 $ 42 $ 10 $ 08 $04 $ 02 Start Ld En Cntr $ 81 ?? $ 80 State S0 S1 S2 ?? BR 1/99

3. S0 D[7:0] FSM Fig 2b D Q[7:0] 8 Clk Clk Q 8 0 sclr Start? en 1 sclr ld S1 en sclr en ld FSM S2 start CLK $ 85 D $ 80 $ 21 $ 42 $ 10 $ 08 $04 $ 02 Start Sclr En Cntr $ 00 $ 01 $?? ?? State S0 S1 S2 ?? BR 1/99

4. S0 D[7:0] FSM Fig 2c D Q[7:0] en 8 Clk Clk Q 8 0 sclr Start? en 1 ld S1 sclr sclr en ld FSM S2 start CLK $ 85 D $ 80 $ 21 $ 42 $ 10 $ 08 $04 $ 02 Start En Sclr Cntr ??+1 $??+2 ??+3 $ 00 ?? State S0 S1 S2 ?? BR 1/99

5. S0 D[7:0] FSM Fig 2d D Q[7:0] ld 8 Clk Clk Q 8 0 sclr Start? en 1 ld S1 en sclr en ld FSM S2 start CLK $ 85 D $ 80 $ 21 $ 42 $ 10 $ 08 $04 $ 02 Start ld En Cntr $80 $85 $ 86 ?? State S0 S1 S2 ?? BR 1/99

6. * * * * * * Figure 3 N1 a T01 1-a T00 T11 T10 1-a N4 N3 N5 N6 b N2 + + N7 1-b N8 N9 N10 + N11 Y BR 1/99