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數位邏輯設計與 CPLD 課程研習

數位邏輯設計與 CPLD 課程研習. 使用僑高公司 USB_CPLD 邏輯實驗器 講師：杜勇進. 研習目的. 瞭解 Quartus 軟體操作 瞭解 USB_CPLD 邏輯實驗器架構 數位邏輯設計在 USB_CPLD 邏輯實驗器驗証. 設計流程. Step 1 建立新專案 ：主要建立專案目錄及名稱，及聯結所需檔案及資料庫、晶片型號。

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數位邏輯設計與 CPLD 課程研習

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Presentation Transcript

  1. 數位邏輯設計與CPLD課程研習 使用僑高公司 USB_CPLD邏輯實驗器 講師：杜勇進

  2. 研習目的 • 瞭解Quartus軟體操作 • 瞭解USB_CPLD邏輯實驗器架構 • 數位邏輯設計在USB_CPLD邏輯實驗器驗証

  3. 設計流程 • Step 1建立新專案：主要建立專案目錄及名稱，及聯結所需檔案及資料庫、晶片型號。 • Step 2電路設計：主要是如何設計電路，可用電路圖(Schematic)繪製或硬體描述語言來描述(Hardware Description Language HDL，如VHDL、Verilog、AHDL等) ，本次研習主要以繪圖方式為主。 • Step 3電路編譯：將第二步所設計的電路做電路檢查或語法檢查。 • Step 4功能模擬：編輯測試波形，模擬電路功能是否正確。 • Step 5接腳指定：自行定義輸入與輸出節點，對應至選用FPGA/CPLD晶片之腳位，符合實際輸入與輸出連接之需求。 • Step 6重新編譯：重新電路編譯後，便可產生規劃FPGA/CPLD之燒錄檔案。 • Step 7 下載燒錄與驗証：將燒錄檔下載，燒錄至晶片內，利用不同之電壓位準 ( 邏輯1或邏輯0) 加入晶片之輸入接腳，以驗證輸出節點之邏輯準位，是否符合數位電路設計之要求。此時使用者需配合實驗器利用單心線或排線，接引晶片輸出入腳位至適當的IO電路，以便觀察結果。

  4. 全加器4bit加法器

  5. 半加器設計 功能：執行一位元(bit)與一位元相加，不考慮進位。

  6. 真值表及邏輯圖

  7. 接腳指定

  8. 全加器設計 功能：執行一位元與一位元相加， 考慮前一級進位。

  9. 真值表及邏輯圖

  10. 接腳指定

  11. 全加器由兩個半加器與OR閘組成

  12. 全加器由半加器與OR閘組成

  13. 4位元並加器

  14. 4位元並加器

  15. 接腳指定

  16. 2BIT兩數相加，溢位偵測電路

  17. 溢位判斷真值表

  18. 溢位(overflow)判斷電路圖

  19. 接腳指定

  20. 四對一多工器

  21. 接腳指定

  22. 四對一多工器，設計全加器

  23. 用4*1多工器設計全加器

  24. 接腳指定

  25. JK、T正反器設計--計數器 • 規則計數計數器：1,2 ,3,4… • 不規則計數計數器：4,8,9,1,3,….. • 同步 • 非同步 • 人工設計正反器激勵表 • 現成計數IC設計7490、 7492、74390

  26. 不規則計數計數器 • 用JK型及T型設計一同步計數器，計數狀態為0，1，2，4，5，0。

  27. 接腳指定 • Clock rate 1

  28. 同步/非同步混合計數器 • 用JK設計一除12計數器(不外接任何邏輯閘)。

  29. MOD_12

  30. 接腳指定 • Clock rate 1

  31. 自動計數09 計數器

  32. 接腳指定 • Clock rate 9, • Pin127千位數，Pin 123個位數

  33. 手動計數09 計數器

  34. 接腳指定 • Clock rate 9

  35. 手動計數0B 計數器

  36. Data map

  37. 接腳指定 • Clock rate 9

  38. 手動計數0F計數器

  39. 接腳指定 • Clock rate 9

  40. 自動計數0099 計數器

  41. JK01245用七段顆示

  42. 接腳指定 • Clock rate 9

  43. 四位數多工掃描顯示電路(BCD)

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