Modelos do Transistor MOS Lâminas adaptadas do curso do Rabaey

Modelos do Transistor MOS Lâminas adaptadas do curso do Rabaey

|V | GS A Switch! An MOS Transistor What is a Transistor?

The MOS Transistor Polysilicon Aluminum

Transistor MOS SilícioPolicristalino Óxido de Silício SiO2 N N corte Silício Monocristalino P “Difusão N” Substrato P plantabaixa N Poli

Transistor MOS Grade Fonte canal Dreno “Difusão N” N N corte P Substrato P Contato planta baixa N

MOS Transistors -Types and Symbols D D D G B G G S S S NMOS with Depletion NMOS Enhancement NMOS Bulk Contact D D D G G Vcc G S S S PMOS with Depletion PMOS PMOS Enhancement Bulk Contact

Substrato P: alta concentração de “buracos” (cargas positivas). Regiões N: alta concentração de elétrons. Chave controlada por tensão Devido ao isolamento entre gate e source/dreno praticamente não há corrente no gate Tensão de threshold (Vth): tensão a partir da qual o transistor começa a conduzir. Transistor MOS - Princípio de Funcionamento + + + + n+ n+ + + + +

Transistor MOS canal “aberto” Fonte Grade = 0 V Dreno N N P “Difusão N” canal “fechado” Fonte Grade = VCC Dreno N N P

Voltagem aplicada no gate, em relação ao substrato, aumenta o número de elétrons no canal, aumentando sua condutividade Transistor MOS - Princípio de Funcionamento Ids Ids=2.2nA dreno gate Ids source Vgs Vgs Vth = 0.82V

Vgs << Vt Cortado VgsVt Início da condução Criação da zona depleção Vgs > Vt Conduzindo Zonas lineares e saturado gate + + + + + + + + n+ n+ + + + + Transistor MOS - Princípio de Funcionamento gate + + + + depleção n+ n+ + + + + gate inversão + + + + - - - - - - n+ n+ depleção + + + +

Transistor MOS Influência das tensões dos terminais Modo Não Saturado Vds < Vgs -Vt fonte (linear, resistivo, triodo) N+ N+ Ids depende de Vgs e Vds P eox = 3,97 eo= 3,5 . 10-13 F/cm (permissividade do óxido)

Transistor MOS Influência das tensões dos terminais Modo Saturado Os elétrons do canal são “injetados” na região de depleção do dreno e acelerados em direção ao source pinch-off Vds Vgs - Vt Vds > Vgs -Vt fonte A corrente no canal (Ids) é controlada por Vgs e praticamente independente de Vds N+ N+ Vds P

Transistor MOS Supondo Vt= 0,7 volts Curvas I-V Vds < Vgs -Vt Vds > Vgs -Vt ID (mA) VDS = VGS -VT VGS = 5V VDS = 4.3V 2 linear saturação VGS = 4V VDS = 3.3V ID em função de VDS 1 VGS = 3V VGS = 2V VGS = 1V VDS(V) 0 1 2 3 4 5 VDS = 1.3V VDS = 2.3V Região linear: o transistor funciona como um resistor controlado por tensão Região de saturação: o transistor funciona como uma fonte de corrente controlada por tensão

Fatores que influenciam Ids: distância entre o source e o dreno (L) largura do dreno/source (W) tensão de threshold (Vth) espessura do isolante do gate (tox) a constante dielétrica do isolante a mobilidade dos portadores: elétrons ou lacunas (m) temperatura (t) Transistor MOS - Princípio de Funcionamento

G CGS CGD D S CSB CGB CDB B Transistor MOS Modelo de Capacitâncias CSB - Capacitância source-substrato (bulk) CDB - Capacitância drain-substrato (bulk) CGB - Capacitância gate-substrato (bulk) CGS - Capacitância gate-source CGD - Capacitância gate-drain

Polysilicongate Source Drain W x x + + n n d d Gate-bulk L d overlap Top view Gate oxide t ox + + n n L Cross section The Gate Capacitance

Future Perspectives 25 nm FINFET MOS transistor

Netlist SPICE • vista 3D e layout Dreno Gate Source Gate Dreno Source N+ W N+ L Substrato P- SiO2

Netlist SPICE • Parâmetros geométricos do dreno/source Gate Source Dreno W tox xj 1/2 Ld L

Netlist SPICE • Capacitâncias do dreno/source Área Perímetro Gate a b

Netlist SPICE • Capacitâncias do gate L CGDO CGSO W CGBO

Exemplo (1) de Netlist Spice gate source * inversor .MODEL nmos nmos level=2 vto=.82 uo=690 ... .MODEL pmos pmos level=2 vto=-1.4 uo=231 ... M1 o1 i vdd vdd pmos l=1e-06 w=2e-06 M2 o1 i 0 0 nmos l=1e-06 w=2e-06 vcc vdd 0 dc 5 vin1 i 0 pulse (0 5 0 0.1N 0.1N 10N 20N) .tran 0.5N 80N *.dc vin1 0 5 .05 .options post nomod nopage .print tran v(i) v(o1) C1 o1 0 100fF .END drain vdd M1 bulk o1 i Vmax delay Vmin M2 vin1

Exemplo (2) de Netlist Spice

Netlist Spice – Modelos dos transistores .MODEL nmos nmos level=2 vto=.82 gamma=.76 +tox=2e-08 nsub=2.5e+16 xj=2.5e-07 +ld=1.25e-07 uo=690 ucrit=35000 uexp=0.35 +vmax=70800 cj=350u cjsw=450p cgdo=310p +cgso=310p .MODEL pmos pmos level=2 vto=-1.4 gamma=.76 +tox=2e-08 nsub=2.5e+16 xj=4.5e-07 +ld=4.7e-08 uo=231 ucrit=71000 uexp=.35 +vmax=320000 cj=540u cjsw=760p cgdo=300p +cgso=300p

Netlist Spice – Modelos dos transistores • .MODEL nmos N1 modelo NMOS designado como M1 • level=2 nível de modelagem • vto=.82 tensão de threshold (V) • gamma=.76 threshold do substrato (V0.5) • tox=2e-08 espessura do óxido (m) • nsub=2.5e+16 dopagem do dreno/source (1/cm3) • xj=2.5e-07 profundidade do canal (m) • ld=1.25e-07 tolerância na largura do canal (m) • uo=690 mobilidade do portadores (cm2/V.s) • ucrit=35000 uexp=0.35 vmax=70800 limite do campo elétrico • cj=350u cjsw=450p cgdo=310p cgso=310p capas. transistor

Netlist Spice – Modelos dos transistores • Comparação entre diferentes tecnologias

Power Dissipation in CMOS Circuits • There are two components: • Static Dissipation due to leakage current • Dynamic Dissipation due to: • Switching transient current; • Charging and discharging of load capacitances.

Power Dissipation in CMOS Circuits • Static Dissipation: • Model describing parasitic diodes:

Power Dissipation in CMOS Circuits • Static Dissipation: • The leakage current is described by the diode equation:

Power Dissipation in CMOS Circuits • Static Dissipation:

Power Dissipation in CMOS Circuits • Dynamic Dissipation:

Modelos do Transistor MOS Lâminas adaptadas do curso do Rabaey