Capítulo 2: LENGUAJES DE DESCRIPCIÓN DE HARDWARE: VHDL

Capítulo 2: LENGUAJES DE DESCRIPCIÓN DE HARDWARE: VHDL • Generalidades • Ventajas e inconvenientes de los HDL´s • Características generales del VHDL • Modelo del Hw • Introducción al lenguaje VHDL

Lenguajes de descripción de hardware (HDLs) • Estos lenguajes fueron desarrollados para hacer frente a la creciente complejidad de los diseños. • Se puede hacer una analogía con los que se pueden llamar lenguajes de descripción de software:

Lenguajes de descripción de hardware (HDLs) • Los HDLs son usados para modelar la arquitectura y comportamiento de sistemas electrónicos discretos. • Se utilizan en la fase de diseño • Necesidad de Simulador lógico • Herramienta necesaria para reproducir el comportamiento del sistema modelado • Permite la verificación del sistema diseñado. • Actualmente existen herramientas software que permiten pasar de dichas descripciones a diseños a nivel de puertas: SÍNTESIS

Lenguajes de descripción de hardware (HDLs). Síntesis lógica Síntesis lógica: convierte una descripción de un sistema digital mediante un HDL en una implementación tecnologíca. Puertas Descripción HDL: library ieee; use ieee.std_logic_1164.all; entity puertas is port ( A, B, C : in std_logic; Y: out std_logic ); end puertas; ARCHITECTURE a of puertas is begin Y <= (A and B) or C; end a; Síntesis

Lenguajes de descripción de hardware (HDLs). Síntesis lógica • El hecho de realizar una síntesis lógica obliga a ciertas restricciones en la tarea de realizar las descripciones con HDLs. • No se pueden utilizar todas las construcciones de los lenguajes, y las que están permitidas hay que utilizarlas adecuadamente. • Cada uno de los sintetizadores que existen actualmente en el mercado tienen unas restricciones distintas, si bien, son muy parecidas en cada uno de ellos.

Ventajas del uso de HLDs • El lenguaje es independiente de la tecnología: • El mismo modelo puede ser sintetizado en librerías de distintos vendedores. • Reducción de la dependencia con el fabricante de ASICs, ya que la portabilidad a otra tecnología es mucho más rápida. • Reutilizar el diseño en componentes tan distintos como ASICs o FPGAs con un esfuerzo mínimo.

Ventajas del uso de HLDs • Soportan tres estilos de descripción básicos: • DESCRIPCIÓN COMPORTAMENTAL (behavioral) • DESCRIPCIÓN DE FLUJO DE DATOS (data-flow) • DESCRIPCIÓN ESTRUCTURAL (estructural) Un diseño puede ser descrito con una combinación de los tres estilos.

Ventajas del uso de HLDs Se puede verificar la funcionalidad del diseño muy pronto en el proceso de diseño. La simulación del diseño a tan alto nivel, antes de la implementación a nivel de puertas, permite testar la arquitectura y rectificar decisiones en las primeras fases de diseño, con un esfuerzo mucho menor que si se realizase en fases posteriores.

Ventajas del uso de HLDs • Sencillez • Como la descripción se centra más en la funcionalidad que en la implementación, resulta más sencillo para una persona comprender qué función realiza el diseño a partir de una descripción HDL que a partir de un esquemático de interconexión de puertas begin Y <= (A and B) or C; end a;

Ventajas del uso de HLDs • Ahorro de tiempo • Facilita las correcciones en el diseño debidas a fallos de diseño o cambio de especificaciones. • La existencia de herramientas comerciales automáticas (sintetizadores RTL) que permiten crear descripciones gate-level a partir de los modelos a nivel RTL • Si bien, el diseño final no suela estar tan optimizado como si lo hubiera realizado un humano, la mayoría de las veces es necesario sacrificar un mínimo en las prestaciones, para poder llevar a cabo el proyecto. Para ello se necesita la disponibilidad de dichas herramientas, las librerías de síntesis del fabricante y sus archivos de tecnología.

Ventajas del uso de HLDs • El lenguaje puede ser usado como un medio de intercambio entre los fabricantes de ASICs y los usuarios de herramientas CAD. • Diferentes vendedores de ASICs pueden suministrar descripciones HDL de sus componentes a diseñadores de sistemas. Los usuarios de herramientas CAD pueden usar esta descripción para capturar el comportamiento de este diseño a un nivel de abstracción alto para la simulación funcional. Además, se están convirtiendo en los lenguajes de simulación más utilizados por los distintos vendedores.

Ventajas del uso de HLDs • El lenguaje también puede ser usado como medio de comunicación entre diferentes herramientas CAD y CAE. • Un programa de captura de esquemáticos puede ser utilizado para generar descripciones HDL del diseño, lo cual puede ser usado como entrada a un simulador.

Ventajas del uso de HLDs • La propia descripción en el lenguaje de alto nivel sirve como especificación del comportamiento del sistema a diseñar (tanto a nivel funcional como las restricciones temporales), y el interface con el resto del sistema. • Los modelos descritos con estos lenguajes, pueden ser verificados fácilmente y de forma precisa por simuladores definidos en base a estos HDL. • Además, cumple con un requerimiento muy importante en toda especificación: no es ambiguo. Asimismo sirve como documentación del diseño.

Ventajas del uso de HLDs • Los "Test Bench" pueden ser escritos en el mismo lenguaje que con el que han sido modelados los diseños (HDL). • Esto permite un mejor manejo del modelo, ya que se puede asociar el modelo a sus estímulos de simulación. • No limitamos el uso de dichos estímulos a un determinado simulador, pudiendo ser reutilizados dichos estímulos aunque se use un simulador distinto. • Los retardos de propagación y limitaciones temporales, pueden ser descritos con estos HDL

Ventajas del uso de HLDs • El lenguaje soporta jerarquía; • Un sistema digital puede ser modelado como un conjunto de componentes interconectados; • A su vez cada componente puede ser modelado como un conjunto de subcomponentes. • El lenguaje soporta metodologías de diseño diferentes: top-down, bottom-up, o mixtas.

Ventajas del uso de HLDs • Soporta modelos de tiempos síncronos y asíncronos. • Posibilidad de implementar distintas técnicas de modelado digital (descripciones de máquinas de estados finitos (FSM), descripciones algorítmicas, redes de Petri, y ecuaciones Booleanas • El lenguaje es público y "not propietary" (especialmente en el caso del VHDL).

Ventajas del uso de HLDs • Es un estándar ANSI e IEEE; por lo tanto, los modelos descritos en estos lenguajes (VHDL o VERILOG) son totalmente portables. • No hay limitaciones impuestas por el lenguaje en el tamaño del diseño. • Los HDL tienen elementos que permiten el diseño a gran escala, de forma fácil; por ejemplo, componentes, funciones, procedimientos, paquetes. • La capacidad de definir tipos de datos sofisticados, suministra la potencia de describir y simular nuevos diseños a un nivel de abstracción en el cual aún no se barajan detalles de la implementación

Ventajas del uso de HLDs • El uso de genéricos y atributos en los modelos facilitan la labor debackannotationde información proviniente del dominio físico después de haber realizado el "placement and routing". • Los genéricos y atributos facilitan la descripción de modelos parametrizables. El modelo, a través de los atributos, puede contener información del diseño en sí mismo, no solo de la funcionalidad: por ejemplo, informaciones tales como el área y velocidad.

Inconvenientes del uso de HDLs • Supone un esfuerzo de aprendizaje, ya que prác-ticamente se puede considerar como nueva meto-dología. • Necesaria la adquisición de nuevas herramientas: • Simuladores • Sintetizadores de HDL, teniendo que mantener el resto de las herramientas para otras fases del diseño. • El uso de estos lenguajes hace que involuntariamente se pierda un poco de control sobre el aspecto físico del diseño, dándole una mayor importancia a la funcio-nalidad de dicho diseño.

Historia de VHDL • Diversos grupos de investigadores empiezan a crear y desarrollar los llamados "lenguajes de descripción de hardware"cada uno con sus peculiaridades, buscando una solución a los problemas que presentaba el diseño de los sistemas complejos. • Ejemplos: • IDL desarrollado por IBM , • TI - HDL de Texas Instruments, • ZEUS de General Electric, • prototipos de universidades

LENGUAJES DE DESCRIPCIÓN DE HARDWARE. • En la actualidad se utilizan fundamentalmente VHDL, Verilog y SystemC . Otro HDL, el UDI/L se utiliza exclusivamente en Japón. • VHDL (Very High Speed Integrated Circuit Hardware Description Language). Nace como proyecto del Departamento de Defensa (DoD) de EEUU (año 82) para disponer de una herramienta estándar, independiente para la especificación (modelado y/o descripción) y documentación de los sistemas electrónicos. El IEEE lo adopta y estandariza. • Verilog: Sw de la firma Gateway y posteriormente de Cadence. Estándar industrial hasta que apareció el VHDL como estándar IEEE. En 1990 Cadence lo hace público y el IEEE lo estandariza en 1995. • SystemC: es una extensión del C++, que utiliza unas bibliotecas de clase para describir y simular circuitos digitales. Se publicó en 1.999 .

Historia de VHDL • Estos lenguajes nunca alcanzaron el nivel de difusión y consolidación necesarios por motivos distintos. • los industriales, por ser propiedad de la empresa permanecieron encerrados en ellas y no estuvieron disponibles par su estandarización y mayor difusión, • los universitarios, perecieron por no disponer de soporte ni mantenimiento adecuado. • En 1981 el Departamento de Defensa de los Estados Unidos • Proyecto VHSIC (Very High Speed Integrated Circuit ) • Objetivos: • rentabilizar las inversiones en hardware haciendo más sencillo su mantenimiento. • resolver el problema de modificar el hardware diseñado en un proyecto para utilizarlo en otro

Historia de VHDL • VHDL acrónimo de VHSIC Hardware Description Lenguaje • En 1983, al grupo formado por las empresas Intermetrics, IBM y Texas Instruments se le adjudicó un contrato para desarrollar el VHDL • En 1985, la versión final del lenguaje bajo contrato gubernamental se dio a conocer : VHDL Version 7.2 • Tras colaboraciones de industrias y universidades en 1987 VHDL se convierte en Standard IEEE 1076-1987 y en 1988 en standard ANSI • En 1993 fue revisado el standard VHDL • La última revisión se realizó en 2002.

VHDL: CARACTERÍSTICAS GENERALES • VHDL: lenguaje orientado a la descripción o modelado de Hw similar a lenguajes de alto nivel de propósito general (ADA en especial): de ellos hereda: • Concepto de tipo de datos, con posibilidad de definir nuevos tipos → facilita la descripción de circuitos con diversos niveles de abstracción. • Sentencias de control de flujos (if, for while). Junto con la característica anterior → potencia para desarrollar algoritmos. • Capacidad de estructurar el código (subprogramas, funciones o procedimiento), permite afrontar algoritmos complejos. • Posibilidad de utilizar y desarrollar bibliotecas de diseño, • Incorpora conceptos específicos para el modelado del Hw, como concurrencia y ciclo de simulación.

MODELO DEL HW • Modelo de estructura: componentes y jerarquía • Permiten describir cualquier sistema digital con diferentes grados de abstracción. • Un sistema digital (independientemente de su complejidad) estará definido por dos elementos principales: • Interfaz con el exterior (la entidad o entity), indicará que entradas y salidas (ports) le relacionan con el exterior. • Descripción de la funcionalidad que realiza el dispositivo (architecture). Para una misma entity pueden existir diversos módulos architerture de estilos descriptivos distintos. Pudiéndose especificar para cada diseño en concreto que implementación de una entidad se utiliza (configuration). • Se puede utilizar cualquier elemento modelado en VHDL en otro diseño haciendo referencia a él (component) y conectando sus puertos en el nuevo circuito.

MODELO DEL HW • Modelo de concurrencia: procesos, señales y eventos. • El Hw tiene naturaleza concurrente. • El elemento básico de concurrencia es el proceso (process) que está formado por sentencias secuenciales. • Los procesos se comunican entre ellos mediante señales (signal). • Cada proceso tiene un conjunto de señales a las que es sensible, de forma que un cambio en alguna (evento) de ellas hace que se ejecute. • Las señales tienen asociadas una o varias colas de eventos, pares tiempo–valor (drivers), que definen su comportamiento en el transcurso de una simulación.

MODELO DEL HW • Modelo de tiempo: ciclo de simulación • Retardo delta (δ). n1 n2 A: 1→0 Z B=1 C=0 A n1 n2 Z T T+δ T+2δ T+3δΔT

MODELO DEL HW Modelo de tiempo: ciclo de simulación INICIO SIMULACIÓN Ejecutar estamentos concurrentes correspondientes al tiempo de simulación actual Incrementar retardo delta (δ) Eventos en cola? Transaccio-nes? Avanzar tiempo de simulación NO SI SI NO NO Eventos? SI FIN SIMULACIÓN Ejecutar estamentos concurrentes correspondientes al tiempo de simulación actual

Fichero VHDL Paquetes Constantes, tipos de datos, componentes y subprogramas utilizados en varios diseños o entidades COMPOSICIÓN DE UN DISEÑO VHDL Diseño VHDL Fichero VHDL Fichero VHDL Entidades Interfaces de los componentes Arquitecturas Implementación de las entidades Fichero VHDL

DECLARACIÓN DE ENTIDAD La entidad modela la interfaz del circuito, indicando sus terminales de entrada y salida, parámetros de diseño, declaraciones de tipos, constantes, etc. • entity <identificador> is • [generic (lista_de_genéricos);] • [port (lista_de_puertos);] • {declaraciones} • [begin sentencias] • end [entity] [identificador]; lista de puertos←(identificador{,...}:[modo]indicación_tipo [:=expresión]) {;...} modo← in | out | inout | buffer | linkage lista de genéricos← (identificador {,...}:tipo[:=expresión]) {;..}

DECLARACIÓN DE ENTIDAD Ejemplos: • entity sumador_total is • port (a,b,c: in bit; • s,c: out bit); • end sumador_total; • entity Mux21 is • port (a: in bit; • b: in bit; • canal : in bit:=‘1’; • z: out bit); • end Mux21; • entity Mux21 is • generic (t_delay:time:=5ns); • port (a,b: in bit; • canal : in bit:=‘0’; • z: out bit); • end Mux21;

DECLARACIÓN DE ARQUITECTURA • Son las unidades definidas en VHDL para describir el funcionamiento interno de las entidades. Describe un conjunto de operaciones sobre las entradas de la entidad, que determinan el valor de las salidas en cada momento. • Para una entidad pueden existir varias arquitecturas. • Pueden modelar el funcionamiento de una entidad según los tres niveles de abstracción vistos anteriormente: • - Algorítmico: descripciones al estilo de Sw de alto nivel, que reflejan la funcionalidad de los módulos . • Flujo de Datos: descripciones basadas en ecuaciones y expresiones que reflejan el flujo de datos y las dependencias entre datos y operaciones. • Estructural: se especifican componentes, conexiones y puertos de E/S • Estilo mixto de los anteriores.

DECLARACIÓN DE ARQUITECTURA architecture identificador of identificador_entidad is {declaraciones} begin {sentencias_concurrentes} end [architecture] [identificador]; architecture algoritmico of Mux21 is begin process (a,b, canal) begin if (canal=‘0’) then z<=a; else z<=b; endif; endprocess; end algoritmico; • entity Mux21 is • port(a,b, canal :in bit; • z: out bit); • end Mux21;

DECLARACIÓN DE ARQUITECTURA architecture FlujoDatos of Mux21 is signal canal_n,n1,n2:bit; begin -- operaciones concurrentes canal_n<= not canal after 1ns; n1<=canal_n and a after 2ns; n2<=canal and b after 2ns; z<=n1 or n2 after 2ns end FlujoDatos; • entity Mux21 is • port(a,b, canal :in bit; • z: out bit); • end Mux21;

DECLARACIÓN DE ARQUITECTURA • entity Mux21 is • port(a,b, canal :in bit; • z: out bit); • end Mux21; architecture Estructural of Mux21 is signal canal_n,n1,n2:bit; component INV port (x:in bit;z:out bit); endcomponent; component AND2 port(x,y:in bit; z:out bit); end component; component OR2 port(x,y:in bit; z:out bit); end component; begin U0:INV port map (canal,canal_n); U1:AND2 portmap(canal_n,a,n1); U2:AND2 portmap(canal,b,n2); U3:OR2 portmap(n1,n2,z); end Estructural;

ELEMENTOS LEXICOS • Comentarios: cualquier texto que empiece por ‘--’ • -- esto sería un comentario • Identificadores: dan nombre a los elementos del VHDL. Reglas para formar un identificador: • No tienen longitud máxima. • puede contener caracteres del a ‘A’ a la ‘Z’, de la ‘a’ a la ‘z’, caracteres numéricos de ‘0’ al ‘9’ y el carácter subrayado ’_’. • No se diferencia entre mayúsculas y minúsculas (CONTADOR, contador y ConTadoR son el mismo identificador.) • Debe empezar por un carácter alfabético, no puede terminar con un subrayado, ni puede tener dos subrayados seguidos. • Existen los identificadores extendidos (VHDL93): admiten cualquier carácter y diferencian mayúsculas de minúsculas si se encuentran entre dos caracteres ’\’. • No puede usarse como identificador una palabra reservada Correctos: Puerta_and_7_entradas, REloj, salida_2 Incorrectos: puerta__and, clock$entrada, 6inputs, sal_ Extendidos correctos: \puerta__and\, \clock$entrada\,\6inputs\,\sal_\

ELEMENTOS LEXICOS • Palabras reservadas: • abs, access, after, alias, all, and, architecture, array, assert, attribute, begin, block, body, buffer, bus, case, component, configuration, constant, disconnect, downto, else, elsif, end, entity, exit, file, for, function, generate, generic, group, guarded, if, impure, in, inertial, inout, is, label, library, linkage, literal, loop, map, mod, nand, new, next, nor, not, null, of, on, open, or, others, out, package, port, postponed, procedure, process, pure, range, record, register, reject, rem, report, return, rol, ror, select, severity, shared, signal, sla, sll, sra, srl, subtype, then, to, transport, type, unaffected, units, until, use, variable, wait, when, while, with, xnor, xor • Delimitadores: • Se utilizan en operaciones y sentencias: • Simples: & ‘ ( ) * + , - . / : ; < = > | • Dobles: => ** := /= >= <= <>

ELEMENTOS LÉXICOS • Números: • Enteros literales (su valor se obtiene directamente de su representación literal): • 45 0 129 • el -5 no es un entero literal, es una combinación de not y 5 • En coma flotante: • 29E2 5e4 12e00 • Reales literales: • 64.9 0.0 3.14159 • En coma flotante • 23.87e-2 419.133E12 • Representación en otras bases (entre 2 y 16): • Enteros • 2#11101001# 16#e2f1a# 8#7105# • Reales • 2#11.1# 16#3e4.a# • En coma flotante • 2#11#e2 16#4#E2 10#1024#e0

ELEMENTOS LÉXICOS • Caracteres: • Se escriben entre comillas simples: ‘a’, ‘Z’, ‘9’, ‘’’ • Cadenas: • Se escriben entre comillas dobles: “Cadena”, “Se puede escribir cuaquier cosa !”%&/()=$.....”, • “Una cadena dentro de una cadena: “”cadena””.” • “Si tuviesemos que escribir una cadena más larga que una línea” • & “la podemos concatenar con el carácter &”

ELEMENTOS LÉXICOS • Bits Strings: • Secuencia de valores que representan bits (en base 2, 8 o 16): • Ejem: • B”100100110” b”110111001111” • o”371” O”1346” • x”AD1” X”1f”

OBJETOS EN VHDL • Un objeto en VHDL es un elemento que tiene asignado un valor determinado. • Tienen que declararse previamente para ser utilizados. • Hay cuatro clases de objetos: constantes, variables, señales y ficheros. • Las constantes son objetos que mantienen su valor inicial , no pudiendo ser modificadas una vez que se han creado. • Proporcionan modelos más inteligibles. • Proporcionan versatilidad: cambiando la asignación de la constante se actualiza en todo el modelo • declaracion_constante::= • constant identificador{,...}: subtipo [:=expresion ] ; constant PI : real := 3.141592 ; constant CYCLE_TIME : time := 100 ns; constant num_bits : integer := 8*num_bytes;

Signo de igual para la asignación de variables OBJETOS EN VHDL Las variables pueden cambiar de valor en cualquier momento mediante una sentencia de asignación. declaracion_variable::= [shared]variable identificador{,...}:subtipo [:=expresion]; asignacion_variable::= [label:] identificador:=expresion; variable maximo,mínimo:real; variable indice1,indice2: integer := 0; variable inicio:time; Ejemplos de asignación de variables: indice:=indice+1; inicio:=2ns;

Signo de asignación para señales OBJETOS EN VHDL • Las señales pueden cambiar de valor en cualquier momento, pero a diferencia de las variables guardan una analogía con el Hw. • Se pueden considerar una abstracción de conexiones físicas o buses. • declaracion_señal::= • signal identificador{,...}:subtipo[tipo_señal][:=expresion ]; • tipo_señal::= register|bus • asignacion_señal ::= • [label]identificador<=[mecanismo_retardo]forma_de_onda; • forma_de_onda::=(expresion [after expr_tmp]){,...} signal net1,net2: bit; signal enable:integer:=0; reloj<= ‘1’ after t_pw,’0’ after 2*t_pw; y<= not or_a_b after 5ns;

OBJETOS EN VHDL • Los ficheros pueden comunicar un diseño con un entrono externo. • Un uso habitual es almacenar la información de los vectores de prueba en una simulación y/o almacenar los resultados de la misma . • En el paquete textio y en la biblioteca standard se definen tipos de datos, operaciones, tipos de acceso etc. para trabajar con ficheros de texto. • declaracion_fichero::= • file identificador{,...}:tipo[[open tipo_acceso] is “nombre”]; file vectores_in:bit open read_mode is “datos.in”; file salida:integer open write_mode is “resultados.txt”;

TIPOS DE DATOS EN VHDL • El VHDL es un lenguaje fuertemente tipado: un objeto solo puede asumir valores del tipo en que ha sido declarado. • Incorpora unos tipos predefinidos (incluidos en la biblioteca standard), ejem: BOOLEAN, BIT, CHARACTER, INTEGER, REAL, TIME, BIT_VECTOR, STRING, etc. • Se pueden crear subtipos como subconjuntos de un tipo determinado • Se pueden declarar nuevos tipos: • declaracion_tipo::=type identificador is definición_tipo;

TIPOS DE DATOS EN VHDL • Tipos de datos escalares: • Son aquellos cuyos valores están formados por una sola unidad indivisible (enteros, reales, enumerados y físicos) • Tipos enteros y reales: • Predefinidos INTEGER comprendido entre -231+1 y 231-1 y REAL comprendido entre -1.0E38 y 1.0E38 con un mínimo de seis dígitos decimales. Estos rangos pueden aumentar en alguna implementación del lenguaje. • Se puede declarar un nuevo tipo: • nuevo_tipo::= type identificador is range expr_simple to|downto expr_simple; type dia isrange 1 to 31; variable dia_hoy:dia:=18; type nota is range 1.0 to 10.0; constant num_bits:integer:=16; type bit_index isrange num_bits-1 downto 0;

TIPOS DE DATOS EN VHDL • Tipos físicos: • Representan medidas del mundo real. • Llevan asociados una unidad primaria y el resto se definen como múltiplos de ella. • Se puede declarar un nuevo tipo: • tipo_físico::= • type identificador is range • expr_simple to|downto expr_simple; • units • identificador; • {identificador=literal_físico;} • endunits [identificador};

TIPOS DE DATOS EN VHDL ¡ATENCIÓN! Tipos físicos: Predefinido TIME (el femto segundo es la mayor resolución): • type TIME is range 0 to segúnimplementacion(1E20) • units • fs; -- femtosegundo • ps = 1000 fs; -- picosegundo • ns = 1000 ps; -- nanosegundo • us = 1000 ns; -- microsegundo • ms = 1000 us; -- milisegundo • sec = 1000 ms; -- segundo • min = 60 sec; -- minuto • hr = 60 min; -- hora • end units; • variable duracion :time:= 3sec; • duración:=duracion*4; -- 12 segundos

TIPOS DE DATOS EN VHDL Tipos físicos: Ejemplo: type resistencia is range 0 to 1e9 units ohmio; Kohmio =1000 ; Mohmio =1000 Kohmio ; end units resistencia;

TIPOS DE DATOS EN VHDL • Tipos enumerados: • Se indica un conjunto de valores posibles del tipo especificado mediante una lista que contiene todos los valores. • Proporciona gran nivel de abstracción al permitir codificar valores de señales. • Se puede declarar un nuevo tipo: • tipo_enumerado::= • type identificador is (identificador|carácter{,...}); type funcion_alu is (sumar,restar,multiplicar,or_exclusiva); variable operacion:funcion_alu; operacion:=restar; type piso is (‘1’,primero,’2’,segundo);

Capítulo 2: LENGUAJES DE DESCRIPCIÓN DE HARDWARE: VHDL