ARCHITETTURA DEI SISTEMI ELETTRONICI

1. ARCHITETTURA DEI SISTEMI ELETTRONICI LEZIONE N° 19 • Clock a due fasi • Descrizione del Flip Flop R-S Master - Slave • Flip - Flop R-S edge-triggered • Flip – Flop D trasparente • Flip – Flop D edge-triggered • Generatore di clock a due fasi A.S.E.

2. Richiami • Reti Sequenziali • Flip Flop R-S • Tecniche di descrizione • R-S con abilitazione (Clock) • Problemi di instabilità • Struttura Mastre – Slave • Fasi non sovrapposte A.S.E.

3. Clock a due fasi non sovrapposte • Tecnica di generazione a soglia Ck SH SL CkM CkS A.S.E.

4. Sequenza di funzionamento Master accoppiato agli Ingressi Master disaccoppiato agli Ingressi Slave disaccoppiato dal Master Slave accoppiato al Master Ck Abilitato SLAVE t Abilitato SLAVE Abilitato MASTER A.S.E.

5. SS QM S Q RS Q R QM CkM CkS Forme d’onda FF MASTER - SLAVE Ck S R Qm Qm Q Q A.S.E.

6. SS QM S Q RS Q R QM CkM CkS Tabella delle transizioni A.S.E.

7. S Q Ck Q R S Q Ck Q R FF S-R edge-triggered • Osservazione • Il Flip-Flop S-R Master Slave cambia le uscite in corrispondenza del fronte in discesa del Clock • Negative EDGE-TRIGGERED • Simboli S Q Ck Q R FF S-R Positive Edge-Triggered FF S-R Negative Edge-Triggered FF S-R Cloccato A.S.E.

8. D Q Ck Q Flip – Flop D • Per Ck = 1 • L’uscita Q segue l’ingresso D • Per Ck = 0 • L’uscita conserva lo stato precedente • Tabella di verità Schema A.S.E.

9. Ck D Q t Osservazioni • Quando il Clock è a 1 l’uscita segue l’ingresso • In questo Flip-Flop non è presente lo stato non definito • Ovvero il Flip- Flop è in “TRASPARENZA” • Simbolo D Q Ck A.S.E.

10. Flio- Flop D Edge Triggered • Il dato viene trasferito in uscita in corrispondenza del fronte di salita (discesa) del Clock • Tabella di verita Schema S Q Ck Q R D Ck A.S.E.

11. Osservazioni • Con Clock stabile l’uscita è stabile • In questo Flip-Flop non è presente lo stato non definito • L’uscita commuta in modo “SINCRONO” con il Clock • Simbolo Ck D Q t D Q Ck A.S.E.

12. Abilitato SLAVE Abilitato MASTER Abilitato SLAVE Ck D Q t Tempi di Rispetto • Per evitare errori in fase di memorizzazione è necessario che il dato sia stabile un po’ prima e un po’ dopo la commutazione del clock T setup T hold T propagation A.S.E.

13. Generatore di clock a due fasi • Un altro modo di generare il Clock a due fasi non sovrapposte Ck F1 A F2 A.S.E.

14. A F1 F2 t D T Forme d’Onda Ck F1 A F2 Ck A.S.E.

15. CONCLUSIONI • Clock a due fasi • Descrizione del Flip Flop R-S Master - Slave • Flip - Flop R-S edge-triggered • Flip – Flop D trasparente • Flip – Flop D edge-triggered • Generatore di clock a due fasi A.S.E.