Multipleksery, Rejestry, Pamięci

1. Multipleksery, Rejestry, Pamięci Ernest Jamro Kat. Elektroniki AGH

2. Literatura • Józef Kalisz – Podstawy Elektroniki Cyfrowej • Baranowski J. et.al. Układy Elektroniczne cz.3 – Układy i systemy cyfrowe • www.wikipedia.org (ang.) • http://galaxy.uci.agh.edu.pl/~jamro/tc

3. Multiplekser Mux 2:1 Mux 4:1

4. Sel\In1, In0 00 01 11 10 0 0 1 1 0 1 0 0 1 1 Multiplekser 2:1 na bramkach Out= SelIn0 + Sel In1

5. Multiplekser na bramkach – postać ogólna Mux 4:1

6. Multiplekser na buforach trójstanowych Aby uniknąć krótkotrwałego zwierania buforów stosuje się krótki czas martwy w którym wszystkie bufory są w stanie wysokiej impedancji. Wymaga to użycia automatu zamiast prostego dekodera kodu binarnego na 1 z n.

7. Demultiplekser

8. Wybieranie 2 wymiarowe Sposób wybierania np. klawiszy, komórek pamięci, itd

9. Multipleksowanie w czasie Wyświetlacz 7-segmentowy Tylko jeden wyświetlacz jest aktywny w danej krótkiej chwili czasowej W układach scalonych z reguły bardziej kosztowne jest dodanie dodatkowego wyprowadzenia niż dodatkowej logiki

10. SIPO (Serial-In Parallel-Out)

11. SIPO (Clock Enable) – błędne użycie Przykład taktowania co drugi takt zegara i złego użycia bramki AND na sygnale zegarowym – powstaje wyścig!!!

12. SIPO (CE - Clock Enable)

13. PIPO (Parallel-In Parallel-Out)

14. SISO (Serial-In Serial-Out)

15. Parallel-In Serial-Out

16. Przesyłanie danych szeregowo Sposób 1 Sposób 2 PISO Clk SIPO D clk takt

17. Dwukierunkowa transmisja danych po jednym przewodzie

18. Szeregowe liczenie parzystości

19. C C Ci-1 A Σ S B Ci C D Q C Takt Składnik A Składnik B Suma n-bitowy rejestr przesuwający n-bitowy rejestr przesuwający n-bitowy rejestr przesuwający Szeregowe sumowanie

20. Sumator bitów niezerowych

21. Rejestr przesuwny w prawo lub lewo

22. Barrel Shifer (szybkie przesunięcie o dowolną liczbę bitów) Mnożenie Dzielenie

23. Barrel Shifter - wielopoziomowy Każdy z n poziomów przesuwa o 0 lub 2i-bitów (i=0..(n-1)) bitów w ten sposób można przesunąć o dowolną liczbę bitów w zakresie od (0..2n-1)-bitów używając prostych multiplekserów 2:1.

24. Pamięci ROM • Pamięci ROM powstają bezpośrednio w procesie produkcji układu scalonego dlatego mają następujące cechy: • Stan pamięci określony na poziomie produkcji układu scalonego • Brak możliwości zmiany zawartości pamięci • Tanie w produkcji ale wymagają dużych nakładów (wykonania w milionach sztuk – drogie przy małej liczbie sztuk) • Długi okres produkcji – kilkanaście tygodni. • Pamięci coraz rzadziej stosowane

25. Schemat pojedynczej komórki ROM

26. Dwuwymiarowe wybieranie komórki pamięci

27. Pamięci - klasyfikacja • ROM (Read Only Memory) - nieulotne (non-volatile) • ROM (programowany podczas produkcji układu scalonego) • PROM (programowane jednorazowo u użytkownika) • EPROM (Erasable PROM – możliwa ale uciążliwa wielokrotna programowalność • EEPROM (Electrically Erasable and Programmable ROM) • Flash (błysk-awiczne EEPROM) • RAM (Random Access Memory) • Pamięci specjalizowane

28. Pamięci PROM Programmable Read Only Memory: Programowanie pamięci wykonywane jest przez użytkownika w specjalnym urządzeniu programującym. Programowanie następuje poprzez przepalenie tzw. bezpieczników (ang. fuse) i jest nieodwracalne. Pamięci te są dzisiaj rzadko stosowane

29. Pamięci EPROM Erasable Programmable ROM Kasowanie pamięci wymaga użycie promieni UV i specjalnego okienka kwarcowego – co zdecydowanie podraża koszt produkcji. Czas kasowania to około 30min. Pamięci dzisiaj raczej nie stosowane

30. Tranzystor w EPROM(technilogia FAMOS) Swobodna bramka (floating gate)

31. Pamięci EEPROM Electrically Erasable Programmable Read-Only Możliwość elektrycznego wielokrotnego kasowania pamięci. Łatwość kasowania, nie potrzeba użycia promieni UV Kasowanie całej pamięci lub pojedynczego sektora Liczba kasowań około 10 000 - 100 000 razy

32. Programowanie i kasowanie EEPROM

33. Pamięć EEPROM Flash Struktura działania podobna do EEPROM. Bardzo szybki proces kasowania (rzędu 1ms) w porównaniu z pamięcią EEPROM (rzędu 15min.). Szybkość pracy pamięci Flash polega głównie na kasowaniu całego bloku na raz a nie jak to ma miejsce w pamięci EEPROM pojedynczych bajtów. Potrzebny tylko 1 tranzystor na 1 bit pamięci

34. Flash – kasowanie i programowanie

35. Struktura NOR i NAND pamięci Flash • Struktura NOR • b) NAND

36. Flash: NOR i NAND • W strukturze NAND napięcia wszystkich (oprócz jednej) bramek WL0-WL15 są na tyle wysokie że tranzystory szeregowe zawsze przewodzą. Natomiast napięcie jednej bramki jest takie, że stan pracy tranzystora zależy od zaprogramowania. • Cechy struktury NOR: • Swobodny odczyt, ale wolny zapis i kasowanie • Preferowane jako pamięci o dostępie swobodnym (BIOS, ROM procesora) • Cechy struktury NAND • Preferowany odczyt całego bloku danych • Tańsze w produkcji od NOR (zajmują mniej powierzchni krzemu) • Szybszy zapis i kasowanie • Liczba kasowań około 10 razy większa niż w przypadku NOR • Preferowany dla pamięci masowych (pendrive, karty CF/SD, SSD- Solid State Drive)

37. Wielopoziomowe pamięci Flash

38. Pamięci Flash a Interface szeregowy: • I2C (Inter Integrated Circuit) – 2 przewody (100, 400kHz, 3.4MHz) (Philips) • SPI (Serial Peripherial Interface) – 3 przewody (1-50MHz) (Motorola) • Microwire – 3 przewody (1-3MHz) (National Semiconductor)

39. Przykład pamięci Flash: AT49BV322A • Single Voltage Read/Write Operation: 2.65V to 3.6V • Access Time – 70 ns • Sector Erase Architecture – Sixty-three 32K Word (64K Bytes) Sectors with Individual Write Lockout – Eight 4K Word (8K Bytes) Sectors with Individual Write Lockout • Fast Word Program Time – 12 µs • Fast Sector Erase Time – 300 ms • Suspend/Resume Feature for Erase and Program – Supports Reading and Programming from Any Sector by Suspending Erase of a Different Sector – Supports Reading Any Byte/Word in the Non-suspending Sectors by SuspendingProgramming of Any Other Byte/Word • Low-power Operation – 12 mA Active – 13 µA Standby • Data Polling, Toggle Bit, Ready/Busy for End of Program Detection • VPP Pin for Write Protection • RESET Input for Device Initialization • Sector Lockdown Support • 128-bit Protection Register • Minimum 100,000 Erase Cycles • Common Flash Interface (CFI)

40. Przykład odczytu danych

41. Przykład c.d.

42. Przykład c.d. -komendy

43. Pamięci • ROM (Read Only Memory) • RAM (Random Access Memory) • Statyczne (SRAM) • Asynchroniczne • Synchroniczne • Dynamiczne (DRAM) • -Asynchroniczne (historia) • - Synchroniczne SDRAM, DDR, DDR2, DDR3, RAM-BUS (RDRAM), XDR-DRAM • Specjalizowane • FIFO (First-In First-Out) • LIFO (Last-In First-Out – stos) • CAM (Content-Addressable Memory) • LUT (Look-Up Table) (pamięć ROM/RAM)

44. Linia wiersza U’DD T5 T6 T3 T4 Linia kolumny (bit B) Linia kolumny (bit B) T1 T2 Podstawowa komórka pamięci SRAM Przerzutnik bistabilny – dwa inwertery Przerzutnik RS – przejście w inny stan poprzez zwarcie Przerzutnik RS

45. Schemat Blokowy układ: AS7C4096512k×8bit

46. Cech pamięci SRAM • AS7C4096 (5V version) • AS7C34096 (3.3V version) • Industrial and commercial temperature • Organization: 524,288 words × 8 bits • High speed - 10/12/15/20 ns address access time - 5/6/7/8 ns output enable access time • Low power consumption: ACTIVE - 1375 mW (AS7C4096) / max @ 12 ns - 468 mW (AS7C34096) / max @ 12 ns • Low power consumption: STANDBY - 110 mW (AS7C4096) / max CMOS - 72 mW (AS7C34096) / max CMOS • Equal access and cycle times • Easy memory expansion with CE, OE inputs • TTL-compatible, three-state I/O

47. Tablica stanów

48. Przykładowe przebiegi

49. Parametry czasowe pamięci

50. Przykładowe przebiegi