Proces projektowania w systemach komercyjnych

1. Proces projektowania w systemach komercyjnych Specyfikacja HDL Niedoskonałość metodsyntezy logicznej Poziom RTL Synteza funkcjonalna Sieć logiczna Synteza logiczna Odwzorowanie technologiczne

2. X F X Y X X2 G X1 X3 X4 H A B Y Y1 Y2 Dekompozycja zrównoważona BD wykorzystuje naprzemiennie dekompozycję szeregową i dekompozycję równoległą Dekompozycja szeregowa Dekompozycja równoległa

3. Dekompozycja równoległa - przykład y1: {x1, x4}, {x4, x5} y2: {x2, x3, x5} y3: {x1, x4} y4: {x2, x5}, {x5, x6}, {x1, x6}, G= {y1, y3} H= {y2, y4} Xg = {x1, x4} Xh ={x2, x3, x5}

4. Dekompozycja równoległa - przykład c.d.

5. Użytkownik Tryb interaktywny START DANE DEKOMPOZYCJARÓWNOLEGŁA DECYZJA gin := cin gout := cout DEKOMPOZYCJASZEREGOWA TAK NIE n  cin SUKCES TAK NIE KONIEC Regulacja wejść/wyjść bloku G

6. .type fr .i 10 .o 2 .p 25 0101000000 00 1110100100 00 0010110000 01 0101001000 01 1110101101 10 0100010101 10 1100010001 00 0011101110 10 0001001110 10 0110000110 10 1110110010 01 0111100000 00 0100011011 00 0010111010 10 0110001110 00 0110110111 11 0001001011 11 1110001110 01 0011001011 01 0010011010 10 1010110010 00 0100110101 11 0001111010 00 1101100100 01 1001110111 11 .e Przykład – prosty układ kombinacyjny x0 x2 x3 x9 y0 y1 CL STRATEGIE:a) najpierw dekompozycja szeregowa b) najpierw dekompozycja równoległa

7. LC 2LCs LC y0 y1 Dekompozycja funkcji F STRATEGIA: najpierw dekompozycja szeregowa Dekompozycja szeregowa x8 x9 x1 x3 x4 x6 x0 x2 x5 x7 LC 2LCs Dekompozycja równoległa Dekompozycjaszeregowa Łącznie: 7 komórek

8. x0 x1 x2 x3 x4 x5 x6 x7 x8 x9 LC LC LC LC y1 y0 Dekompozycja funkcji F STRATEGIA: najpierw dekompozycja równoległa Łącznie : 4 komórki

9. QuartusII -- 02-05-14 09:21:40 -- PLA -> VHDL converter ver.1.02 -- MILITARY UNIVERSITY OF TECHNOLOGY -- WARSAW -- zjachna@wel.wat.waw.pl library IEEE; use IEEE.STD_LOGIC_1164.all; entity bul is port(i : in std_logic_vector(1 to 10); o : out std_logic_vector(1 to 2)); end bul; architecture arch1 of bul is begin PLA: process(i) begin case i is when "0101000000" => o <= "00"; when "1110100100" => o <= "00"; when "0010110000" => o <= "10"; when "0101001000" => o <= "10"; when "1110101101" => o <= "01"; when "0100010101" => o <= "01"; when "1100010001" => o <= "00"; when "0011101110" => o <= "01"; when "0001001110" => o <= "01"; when "0110000110" => o <= "01"; when "1110110010" => o <= "10"; when "0111100000" => o <= "00"; when "0100011011" => o <= "00"; when "0010111010" => o <= "01"; when "0110001110" => o <= "00"; when "0110110111" => o <= "11"; when "0001001011" => o <= "11"; when "1110001110" => o <= "10"; when "0011001011" => o <= "10"; when "0010011010" => o <= "01"; when "1010110010" => o <= "00"; when "0100110101" => o <= "11"; when "0001111010" => o <= "00"; when "1101100100" => o <= "10"; when "1001110111" => o <= "11"; when others => o <= "XX"; end case; end process; end; Dekompozycja funkcji F w systemie Quartus 33 komórki

10. Specyfikacja HDL Synteza funkcjonalna Synteza logiczna B-dekompozycja Odwzorowanie technologiczne Interfejs Proces projektowania

11. Implementacja całej struktury filtru

12. 800 752 700 600 451 500 400 316 248 300 200 100 0 TSI/ TUKE GMU MUT WUT Realizacje Rijndaela – porównanie przepustowości (Mb/s) dla FLEX 10K200 TSI/TUKE – TSI France & Technical Unversity of Košice, Slovakia GMU - George Mason Univeristy, USA MUT – Military University of Technology, Poland WUT - Warsaw University of Technology, Poland

13. Sieć dwupoziomowa FPGA Sieć wielopoziomowa x1 x2 x3 x4 x1 x2 x3 x4 CLB CLB f y = f(x1, x2, x3, x4) !!! Niedoskonałość metod syntezy