Revisão do Quartus II e Ferramentas de Simulação

1. Revisão do Quartus II e Ferramentas de Simulação Prototipação de Circuitos Intergrados - Monitoria - Aula 1 Marcelo Lucena – mls2@cin.ufpe.br

2. Roteiro • Criar um projeto com o verilog fornecido. • Realizar síntese lógica. • Analisar resultados. • Restrições de síntese. • Criar vetores de teste. • Simular gate-level. • Explorar opções de síntese. • Pinagem. • Programar FPGA. Soluções GrecO

3. Criando um projeto do Quartus II -> File -> New Project Wizard Soluções GrecO

4. Selecionar Nome do Projeto e Entidade Top-level Soluções GrecO

5. Adicionando Arquivos de Projeto Soluções GrecO

6. Selecionando Dispositivo Cyclone II EP2C35F672C6 Soluções GrecO

7. Realizando a Síntese Soluções GrecO

8. Analisando Resultados da Síntese – Flow Summary Soluções GrecO

9. Analisando Resultados da Síntese – Timing Analyzer Soluções GrecO

10. Requisitos de Tempo do Módulo • Setup Time – Tsu • Hold Time – Th • Clock to Output Delay – Tco • Atraso de Propagação - Tpd Soluções GrecO

11. Setup Time – Hold Time • Fonte: http://electronicdesign.com/Articles/Index.cfm?AD=1&ArticleID=9611 Soluções GrecO

12. Clock to Output • Fonte: http://www.kxcad.net/actel_designer/actel_designer_online_help/smarttime/Set_Output_Delay_Constraint_Dialog_Box.htm Soluções GrecO

13. Atraso de Propagação • Fonte: http://6004.csail.mit.edu/currentsemester/tutprobs/pipeline11.gif Soluções GrecO

14. Criando Vetor de Simulação - Especificação • File -> New... • Other Files -> Vector Waveform File • Pclock – count every 10ns (50MHz) • OutStream_busy – 1 • Preset – 0 nos primeiros 5 pulsos de clock • Pdir – 1 nos primeiros 25 pulsos de clock • Quando o Pdir for para 0, depois de aproximadamente 50 ciclos, colocar o Pnxt para 1 durante 3 ciclos. Repetir mais duas vezes o Pnxt para 1. • O resto dos sinais para 0. Soluções GrecO

15. Vetor de Simulação Soluções GrecO

16. Vetor de Simulação Soluções GrecO

17. Simulação - Timing Soluções GrecO

18. Simulação - Functional Soluções GrecO

19. Explorar Opções de Síntese • -> Assignments -> Analysis/Synthesis Settings • Opções para a síntese • -> Assignments -> Fitter Settings • Opções para o Place and Route • -> Assignments -> Timing Analysis Settings -> Classic Timing Analysis Settings • Restrições temporais • Tsu • Tco • Tpd • Th • Clock Soluções GrecO

20. Pinagem • É necessário mapear as portas do módulo top-level nos pinos do FPGA. • No datasheet da placa de prototipação está a relação dos pinos. • -> Assignments Editor Soluções GrecO

21. Programação do FPGA • Após o Place and Route, o Quartus gera uma bitstream que será usada para configurar os elementos lógicos dentro do FPGA. • Arquivo de bitstream: .sof • -> Tools -> Programmer • Adicionar o .sof e programar o FPGA Soluções GrecO

22. Placa de Prototipação – DE2 Board Soluções GrecO

23. Placa de Prototipação – DE2 Board • Manual de Referencia • http://www/~mls2/files/Prototipacao/DE2%20Reference%20Manual.pdf • Site • http://www.altera.com/education/univ/materials/boards/unv-de2-board.html Soluções GrecO