Linia Długa Technika Cyfrowa i Impulsowa

1. Linia DługaTechnika Cyfrowa i Impulsowa Ernest Jamro C3-504, tel. 6172792 Katedra Elektroniki Akademia Górniczo-Hutnicza

2. Kiedy linia długa: Rozproszoną pojemność, indukcyjność i rezystancje już nie możemy traktować jako pojedyncze elementy ale musimy rozważać że są one rozproszone – składają się z nieskończonej liczby małych elementów Przyjmuje się że jeżeli długość linii należy już stosować linię długą, (- długość fali ) V- prędkość fali – z reguły V=c (prędkość światła c= 3108 m/s

3. Elementy rozproszone R – rezystancja na jednostkę długości linii [Ω/m] – reprezentująca wszelkie straty cieplne w obu przewodach linii L – indukcyjność na jednostkę długości linii [H/m]– reprezentująca pole magnetyczne obu przewodów linii C – pojemność na jednostkę długości linii [F/m]– reprezentująca pole elektryczne w dielektryku między przewodami linii G – upływność na jednostkę długości linii G [S/m] – reprezentująca ewentualne straty cieplne w dielektryku. Dla linii bezstratnej pomija się R i G

4. Równanie linii stratna bezstratna

5. Impedancja Falowa Linii Długiej Dla linii bezstratnej

6. Stała propagacji (współczynnik przenoszenia) Dla linii bez strat  - współczynnik tłumienia ( dla linii bez strat wynosi 0)  - współczynnik przesunięcia (dla linii bez strat wynosi )

7. Stała propagacji

8. Prędkość rozchodzenia Dla linii bez strat Czas propagacji przez linię:

9. Współczynnik odbicia Współczynnik odbicia na wejściu Współczynnik odbicia na wyjściu

10. Rodzaje linii długich

11. Równanie rozchodzenia się fali Rozwinięcie w szereg: Dla t< Dla < t <2 Dla 2< t <3 Dla 3< t <4 Początek: x=0; koniec: x=l

12. Równanie dla prądu Zmiana znaku dla fali odbitej od odbiornika Inne podejście do równania:

13. Metoda Bergerona

14. Inne podejście do równania Dla początku i końca Stały współczynnik mnożący:

15. Napięcie/prąd w stanie ustalonym Początek linii Koniec linii Napięcie i prąd zachowują się tak jakby linię długą zastąpić zwykłym przewodem

16. Przykład przebiegu czasowego Zg= 50; Z0= 75, ZL= (rozwarcie), Eg= 1(t)

17. Przykład cd.

18. Dopasowanie impedancyjne Dopasowanie na wejściu Dopasowanie na wyjściu Brak odbić

19. Obciążenie reaktancyjne Założenie – dopasowanie na wejściu. Można stosować metodę: czoła i grzbietu Do obliczania stałej czasowej zakłada się, że linia długa ma impedancję Z0

20. Czwórnik dopasowujący Z1= R1 + (R2 || Z2) Z2= R2 || (R1 + Z1) Warunek dopasowania Współczynnik tłumienia:

21. Dopasowanie linii długiej Dla R1=R2, Zo=50, VDD=5V otrzymujemy: R1=R2= 100 ; Moc tracona w rezystorach R1 i R2 (przy braku obciążenia) wynosi: P= 125mW Dla VDD=3.3V otrzymujemy P= 50mW Dla VDD= 2.5V otrzymujemy P= 31mW

22. LVDS (Low-Voltage Differential Signaling) Standard umożliwiający bardzo szybki transfer danych. W ramach jednego połączenia używa się 2 fizycznych linii (czasami 4 aby umożliwić transfer w dwóch kierunkach)

23. LVDS – poziomy napięć Różnica napięć to tylko 0.3V przez co zmniejsza się moc tracona na rezystorze oraz zmniejsza się emisja fal elektromagnetycznych (zakłóceń), mniej gwałtownie zmienia się napięcie, przez co odbicia na linii długiej są mniejsze i częstotliwość pracy może być większa. Dwie bardzo blisko prowadzone linie powodują że zewnętrze zakłócenie się równoważy

24. LVDS – gdzie używane: Standardy szeregowe Serial ATA SATA1- 1.5 Gb/s; SATA2 – 3Gb/s FireWire (IEEE 1394 ) 400Mb/s (1600Mb/s) Standardy równoległo/szeregowe RocetIO – do łączenia układów scalonych, 6.25Gb/s /linię PCI-Express 2.5Gb/s / linie – dla 16linii= 4GB/s ver2: 5Gb/s/linię; HyperTransport: 200Mb/s – 2.6Gb/s / linie

25. XDR Rambus • DRSL (Differential Rambus Signaling Level) is a low-voltage, low-power, differential signaling standard that enables the scalable multi-GHz, bi-directional, and point-to-point data busses that connect the XIO cell to XDR DRAM devices. XDR memory solutions also use the Rambus Signaling Level (RSL) standard developed originally for the RDRAM® memory interface, enabling up to 36 devices connected to the source-synchronous, bussed address and command signals. • ODR (Octal Data Rate) is a technology that transfers eight bits of data on each clock cycle, four times as many as today's state-of-the-art memory technologies that use DDR (Double Data Rate). XDR data rates are scalable to 8.0 GHz. • FlexPhase deskew circuits eliminate any systematic timing offsets between the bits of an XDR memory interface data bus. With a resolution of 2.5ps (at 3.2 GHz) and a maximum range of over 10 ns, the FlexPhase technology eliminates the need to match trace lengths on the board and package. FlexPhase also dynamically calibrates out on-chip clock skew, driver/receiver mismatch, and clock standing wave effects allowing lower system cost designs. • Dynamic Point-to-Point (DPP) technology maintains the signal integrity benefits of point-to-point signaling on the data bus while providing the flexibility of capacity expansions with module upgrades. Memory modules can be dynamically reconfigured to support diferrent data bus widths, allowing a memory controller with a fixed data bus width to connect to a variable number of modules.

26. Phase Lock Loop (PLL)Delay Lock Loop (DLL) PLL DLL

27. Buforowanie sygnału zegarowego

28. Dystrybucja sygnału zegarowego Litera H Małe przesunięcie zegara – ang. Low skew Ale duże opóźnienie zegara

29. Signal return path issues (decoupling) • Every High Frequency input and output • All AC current out/in must return to both “nearby” supplies VCC OUT Load VEE “Decoupling Capacitor” – Must be a “short” at signal frequency ground path – minimum length!

30. + +OUT 100 ohms GND -OUT + “sees” 50 ohms immediately between core and shield How to use Transmission Lines • Special Case for Balanced Differential Signals • Connect shields together “sees” 50 ohms immediately between core and shield Balanced = equal and opposite That is for AC components: (+OUT) = -(-OUT)

31. How to use Transmission Lines • Eliminate reflective features larger than 1/10th of a wavelength • Avoid impendence changes 45 deg 45 deg 1/10th wavelength 1/10th wavelength

32. Non-Ideal Capacitor ESR - equivalent series resistance

33. PCB view – power planes

34. Reduction of the ESL

35. Collection of the capasitors