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Tesista: Daniela Di Sclafani

Università degli Studi di Palermo Facoltà di Ingegneria Dipartimento di Ingegneria Elettrica, Elettronica e delle Telecomunicazioni. Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni. Tesista: Daniela Di Sclafani. Relatore:

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Presentation Transcript

  1. Università degli Studi di Palermo Facoltà di Ingegneria Dipartimento di Ingegneria Elettrica, Elettronica e delle Telecomunicazioni Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni Tesista: Daniela Di Sclafani Relatore: Prof. Ing. Giuseppe Caruso Anno Accademico 2009/2010

  2. OBIETTIVI • Utilizzo della logica differenziale MCML (MOS current-mode logic) • Progetto delle architetture di compressori: • 3-2 A1 3-2 A2 3-2 A3 • 4-2 A1 4-2 A2 4-2 A3 • 5-2 A1 5-2 A2 5-2 A3 • Analisi e valutazione delle prestazioni delle diverse architetture ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  3. AMBIENTE di LAVORO • LTSpice IV • Microwind 2.0 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  4. a3 a2 a1 a0 moltiplicando (M bit) x b2 b1 b0 moltiplicatore (N bit) a3b0 a2b0 a1b0 a0b0 prodotti parziali a3b1 a2b1 a1b1 a0b1 + a3b2 a2b2 a1b2 a0b2 p6 p5 p4 p3 p2 p1 p0 prodotto finale LA MOLTIPLICAZIONE • Generazione dei prodotti parziali • Accumulazione dei prodotti • Somma finale ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  5. 3-2 4-2 5-2 COMPRESSORI progettati • Compressore 3-2 = Full-Adder • X1+X2+X3=Sum+2·Carry • Compressore 4-2 • X1+X2+X3+X4+Cin = =Sum+2·(Carry+Cout) • Compressore 5-2 • X1+X2+X3+X4+X5+Cin1+Cin2 = =Sum+2·(Carry+Cout1+Cout2) ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  6. 3-2 COMPRESSORE 3-2 (a) Architettura 1 (b) Architettura 2 (c) Architettura 3 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  7. 4-2 COMPRESSORE 4-2 (a) Architettura 1 (b) Architettura 2 (c) Architettura 3 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  8. 5-2 COMPRESSORE 5-2 (a) Architettura 1 (b) Architettura 2 (c) Architettura 3 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  9. LA LOGICA MCML VANTAGGI RISPETTO ALLA LOGICA FCMOS • Consumo di potenza << ad alta frequenza • Rumore << durante le commutazioni • Migliore integrità del segnale • 2 resistenze di pull-up • rete di pull-down • generatore di corrente ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  10. LIBRERIA progettata • Porte a due ingressi: • XOR • MUX • Porte a tre ingressi: • XOR • CGEN • Invertitore • Specchio di corrente Tecnologia CMOS 0,18μm della TSMC BSIM3v3 (LEVEL 49) VDD = 1,8V ΔV = 0,4V IB = 55μA AV = 2 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  11. LIBRERIA: progetto dei layout • Regole di progetto della tecnologia CMOS 180nm: TSMC180nm.rul • Accorgimenti: • Strutture simmetriche • Gate orizzontali • Collegamenti lunghi in metal1 • Assenza di linee metalliche sopra le regioni attive di gate ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  12. 1° livello 2° livello 3° livello XOR a tre ingressi XOR Vo = = Sum PMOS 117 λ PDN Generatore di corrente ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  13. CGEN (GENeratore di Carry) CGEN Vo = X1∙X2+X2∙X3+X1∙X3= Carry PDN ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  14. XOR 1° livello 2° livello XOR a due ingressi Vo = PDN ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  15. MUX MUX a due ingressi Carry = PDN ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  16. RITARDI delle celle ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  17. LAYOUT dei COMPRESSORI • Linee parallele per il segnale diretto ed il suo complementato • Capacità all’incirca uguali per le linee del segnale diretto e complementato • Segnali in ritardo pilotano i transistor dei livelli più bassi • Ottimizzazione dell’area ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  18. LAYOUT 3-2 A1 A2 A3 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  19. LAYOUT 4-2 A1 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  20. LAYOUT 5-2 A1 ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  21. 5-2 A1 5-2 A1 5-2 A1 SETUP di MISURA • Compressori in cascata • Buffer agli ingressi e alle uscite • Individuazione del percorso critico • Ritardi dei segnali di uscita del Device Under Test • Alimentazione VDD_t per il D.U.T. • Potenza dissipata dal compressore DUT ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  22. RITARDI di PROPAGAZIONE Pre-layout Post-layout – Pre-layout = 16% A1 - 33% Post-layout ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  23. POTENZE A1 - 35% ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  24. AREE A1 - 43% ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  25. X1 X2 X3 X4 X5 X6 X7 LAYOUT 7-2 A1 Cout1 7-2 Cin1 Cout2 Cin2 Carry Sum ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

  26. Ringraziamenti • Relatore: Prof. Ing. Giuseppe Caruso • La mia famiglia e G. ‘Progetto di compressori in logica MOS a commutazione di corrente per circuiti moltiplicatori ad elevate prestazioni’

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