SDRAM 동작원리

1. 동작그림(Function State Diagram) 용어설명 SDRAM 동작원리 Printed By Chong Su Kim Quality Engineering Team Hyundai MicroElectronics joker@hei.co.kr / 043-270-2686

2. Clock Clock Enable Chip Select Row Address Strobe Column Address Strobe Write Enable Address input Address input or Auto Precharge Bank select Data input / Data output Data input / output Mask VCC for DQ VSS for DQ Power for internal circuit Ground for internal circuit No Connection CLK CKE /CS /RAS /CAS /WE A0~A9,A11 A10 / AP BA0/A13 ~BA1/A12 DQ0~DQ15 DQMU/DQML VCCQ VSSQ VCC VSS NC VSS VCC DQ15 DQ0 VSSQ VCCQ DQ14 DQ1 DQ13 DQ2 VCCQ VSSQ DQ12 DQ3 DQ11 DQ4 VSSQ VCCQ DQ10 DQ5 DQ9 DQ6 VCCQ VSSQ DQ8 DQ7 VSS VCC NC DQML DQMU /WE CLK /CAS CKE /RAS NC /CS A11 BA0/A13 A9 BA1/A12 A8 A10,AP A7 A0 A6 A1 A5 A2 A4 A3 VSS VCC • SDRAM 동작원리 Better than the Best 1.SDRAM 이란? Syncronous DRAM으로 외부 Clock에 동기되어 동작하므로 SDRAM 이라고 하며 Clock의 Rising Edge에 동기되어 동작 2.SDRAM Pin Configuration • 00.07.12 • QE 2 Part

3. SELF- REFRESH SR ENTRY SR EXIT MODE REGISTER SET MRS *1 AUTO- REFRESH REFRESH IDLE CKE=L IDLE POWER DOWN ACTIVE CLOCK SUSPEND CKE=H ACTIVE CKE=L CKE=H ROW ACTIVE BST (on full page) WRITE BST (on full page) READ WRITE WITH AP Write Read READ WITH AP CKE=L WRITE SUSPEND WRITE READ SUSPEND CKE=L READ READ WRITE CKE=H READ WITH AP CKE=H READ WITH AP WRITE WITH AP WRITE WITH AP WRITEA SUSPEND CKE=L WRITEA CKE=L READA SUSPEND READA PRECHARGE PRECHARGE PRECHARGE CKE=H CKE=H PRE- CHARGE POWER ON POWER APPLIED PRECHARGE Automatic Transition after completion of command. Transition resulting from command input. • SDRAM 동작원리 Better than the Best 3.SDRAM 동작도 • 00.07.12 • QE 2 Part

4. MRS Setting A13 A12 A11 A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 OPCODE 0 LMODE BT BL A3 Burst Type 0 Sequential 1 Interleave A6 A5 A4 CAS Latency A2 A1 A0 Burst Length 0 0 0 R BT=0 BT=1 0 0 1 R 0 0 0 1 1 0 1 0 2 0 0 1 2 2 0 1 1 3 0 1 0 4 4 1 X X R 0 1 1 8 8 1 0 0 R R 1 0 1 R R 1 1 0 R R A13 A12 A11 A10 A9 A8 Write mode 1 1 1 F.P. R 0 0 0 0 Burst read and BURST WRITE 0 0 X X X X 0 1 R X X X X 1 0 Burst read and SINGLE WRITE X X X X 1 1 R • SDRAM 동작원리 Better than the Best 4.Precharge : 기존의 Word(X축,Row Address) Line이 선택되었던 것을 다음 선택(Row Active)을 위해 Word Line을 초기화 5.MRS(Mode Register Set) : 초기 System Power On후 BL(Burst Length) , CL(CAS Latency) , Burst Type , Write Mode를 설정 1)A0~A13 Pin으로 MRS Cycle 돌아갈때 설정 2)CL : Cas Latency , Read 명령 Input 후 Data Out까지 경과된 Clock 수 3)BL : Burst Length , 1회 Read/Write 명령 후 Data가 연속으로 출력되는 개수 Mode : 1,2,4,8,16,FP Sequential , Interleave 4)Write Mode : Burst Read & Burst Write Burst Read & Single Write • 00.07.12 • QE 2 Part

5. out 0-1 out 0 out 1 CLK tRCD Command Active Read Address Row Column out 0 BL = 1 out 0 out 1 BL = 2 out 0 out 1 out 2 out 3 BL = 4 Dout out 0 out 1 out 2 out 3 out 4 out 5 out 6 out 7 BL = 8 CLK out 0 out 1 out 2 out 3 out 4 out 5 out 6 out 7 out 8 BL = Full Page tRCD BL = Burst Length CAS Latency = 2 Command ACTV READ 100 101 102 103 Address Row Column out 0 out 1 out 2 out 3 CL = 2 Dout out 0 out 1 out 2 out 3 CL = 3 CL : CAS Latency Burst Length = 4 • SDRAM 동작원리 Better than the Best 6.CL / BL 설명 1)CL : Cas Latency , Read 명령 Input 후 Data Out까지 경과된 Clock 수 2)BL : Burst Length , 1회 Read/Write 명령 후 Data가 연속으로 출력되는 개수 Mode : 1,2,4,8,16,FP Sequential , Interleave *If, X/Y Address가 200/100이고 BL=4이라면 y 512 4개 100 0 x 200 2048 • 00.07.12 • QE 2 Part

6. Parameter Symbol -7 -75 -8 -7K -7J Unit Min Max Min Max Min Max Min Max Min Max System Clock Cycle Time (CL=2) tCK 10 - 10 - 10 - 10 - 15 - ns (CL=3) tCK 7 - 7.5 - 8 - 10 - 10 - • SDRAM 동작원리 Better than the Best 7. 2-2-2 , 3-2-2이란? 143MHz 133MHz 125MHz 100MHz 100MHz 3 - 2 - 2 CL tRP tRCD CL : Cas Latency tRP : Precharge가 끝나고 다음 Active가 나올때까지의 시간 tRCD : Active 명령과 Column Command(Read/Write) Input 사이 시간 8. 응용문제 : 제품이 ”7J”이고 BL=4 , tRP=20ns , tRCD=20ns일때 CL=2와3의 경우 Lead 명령 1Cycle을 실행한다면 어떤 경우가 동작속도가 더 빠른가? Sol) 1)CL=2의 경우 tRP : 20ns이나 2Clock이 필요하므로 30ns tRCD : 20ns이나 2Clock이 필요하므로 30ns CL=2 : 30ns Data Out : 15nsX4=60ns Total : 150ns 2)CL=3의 경우 tRP : 20ns tRCD : 20ns CL=3 : 30ns Data Out : 10nsX4=40ns Total : 110ns ∴CL=3의 경우가 40ns 더 빠르다. • 00.07.12 • QE 2 Part

7. Burst Length Starting Column Address Addressing(십진법 표기) A2 A1 A0 Sequential (순차적) Interleave (끼워넣기) 2 V V 0 0 - 1 0 - 1 V V 1 1 - 0 0 - 1 4 V 0 0 0 - 1 - 2 - 3 0 - 1 - 2 - 3 V 0 1 1 - 2 - 3 - 0 1 - 0 - 3 - 2 V 1 0 2 - 3 - 0 - 1 2 - 3 - 0 - 1 V 1 1 3 - 0 - 1 - 2 3 - 2 - 1 - 0 8 0 0 0 0 - 1 - 2 - 3 - 4 - 5 - 6 - 7 0 - 1 - 2 - 3 - 4 - 5 - 6 - 7 0 0 1 1 - 2 - 3 - 4 - 5 - 6 - 7 - 0 1 - 0 - 3 - 2 - 5 - 4 - 7 - 6 0 1 0 2 - 3 - 4 - 5 - 6 - 7 - 0 - 1 2 - 3 - 0 - 1 - 6 - 7 - 4 - 5 0 1 1 3 - 4 - 5 - 6 - 7 - 0 - 1 - 2 3 - 2 - 1 - 0 - 7 - 6 - 5 - 4 1 0 0 4 - 5 - 6 - 7 - 0 - 1 - 2 - 3 4 - 5 - 6 - 7 - 0 - 1 - 2 - 3 1 0 1 5 - 6 - 7 - 0 - 1 - 2 - 3 - 4 5 - 4 - 7 - 6 - 1 - 0 - 3 - 2 1 1 0 6 - 7 - 0 - 1 - 2 - 3 - 4 - 5 6 - 7 - 4 - 5 - 2 - 3 - 0 - 1 1 1 1 7 - 0 - 1 - 2 - 3 - 4 - 5 - 6 7 - 6 - 5 - 4 - 3 - 2 - 1 - 0 • SDRAM 동작원리 Better than the Best 9. Burst Sequence(순서) 1)Sequential : Column Address(Y축)의 Data가 순차적으로 증가하면서 나옴 2)Interleave : Column Address(Y축)의 Data가 불규칙(?)적으로 나옴 Sequential 방식에 해당되는 방식 숫자와 이진수 코드의 Exclusive-OR 연산으로 순서가 정리됨 (Exclusive-OR : 숫자가 같으면 0) • 00.07.12 • QE 2 Part

8. CAS Latency Auto Precharge Start Cycle Precharge는 다음 Active 명령까지 20ns 이상 간격 유지가 필요함 3 마지막 Data가 나오기 전 2 Cycle에 시작 2 마지막 Data가 나오기 전 1 Cycle에 시작 • SDRAM 동작원리 Better than the Best 11.Precharge : 기존의 Word(X축,Row Address) Line이 선택되었던 것을 다음 선택(Row Active)을 위해 Word Line을 초기화 의미 Symbol - 7 - 75 - 8 7K 7J Unit Min Write에서 마지막 Data In부터 Precharge 명령이 시작되는 시간 tRWL 7 7.5 8 10 10 ns Write to Precharge Command Interval (Same Bank) Read to Precharge Command Interval (Same Bank) : To output all data CAS Latency = 2, Burst Length = 4 CAS Latency = 2, Burst Length = 4 CLK CLK Command Command READ PRE/PALL WRIT PRE/PALL Dout Din out A0 out A1 out A2 out A3 in A0 in A1 in A2 in A3 tRWL lEP = -1 Cycle CL=2 • 00.07.12 • QE 2 Part

9. SDRAM 동작원리 Better than the Best CAS Latency = 3, Burst Length = 4 CAS Latency = 3, Burst Length = 4 CLK CLK Command Command READ PRE/PALL WRIT PRE/PALL Dout Din out A0 out A1 out A2 out A3 out A0 out A1 out A2 out A3 tRWL CL=3 lEP = -2 Cycle 12. Active 동작개념 1)Active : 하나의 Row Address를 선택하여서 나중에 올 명령어가 들어올 경우(Column Address 선택) 바로 실행할 수 있도록 활성화 시킴(CS:Low, RAS:Low, CAS:High, WE:High) • 00.07.12 • QE 2 Part

10. out 0-1 out 0 out 1 CLK tRCD Command Active Read CLK Address tRCD Row Column Command ACTV WRIT out 0 Address BL = 1 Row Column out 0 out 1 in 0 BL = 2 BL = 1 in 0 in 1 BL = 2 out 0 out 1 out 2 out 3 BL = 4 Dout in 0 in 1 in 2 in 3 BL = 4 Din out 0 out 1 out 2 out 3 out 4 out 5 out 6 out 7 BL = 8 in 0 in 1 in 2 in 3 in 4 in 5 in 6 in 7 BL = 8 in 0 in 1 in 2 in 3 in 4 in 5 in 6 in 7 in 8 in 9 in 10 in 11 in 0-1 in 0 in 1 BL = Full Page out 0 out 1 out 2 out 3 out 4 out 5 out 6 out 7 out 8 BL = Full Page CAS Latency = 2, 3 BL = Burst Length CAS Latency = 2 • SDRAM 동작원리 Better than the Best 13.Read 동작개념 Burst Read Read 명령 후 Column(Y축) Address가 선택되면 CL만큼의 Clock후에 Data가 나오고 나오는 숫자는 BL만큼의 개수가 나옴 14.Write 동작개념 Write 명령 후 Column(Y축) Address가 선택되면 Data가 들어가고 들어가는 숫자는 BL만큼의 개수가 들어감 *Write가 바로 들어가는 이유는? : Device 입장에서 보면 Data를 집어 넣으면 Cell까지 도달하는 시간이 걸릴 뿐 , 이미 Data는 Device 내부 에 있다 • 00.07.12 • QE 2 Part

11. SDRAM 동작원리 Better than the Best 15.ReadA 동작개념 : Read 명령 실행 후 자동적으로 Precharge가 실행되어 바로 다음 Active 명령을 실행할 수 있도록 함 (다른 Low Address 선택 시) 16.WriteA 동작개념 : Read 명령 실행 후 자동적으로 Precharge가 실행되어 바로 다음 Active 명령을 실행할 수 있도록 함 (다른 Low Address 선택 시) 17.Suspend 동작개념 : CKE이 Low로 떨어질 경우 SDRAM은 이후 외부명령을 수행하지 않고 1Clock 이전 상태를 유지함 그래서 각 Mode별로 Active Suspend , Read/Write Suspend , Clock Suspend등이 있슴 18.Idle 상태 : Precharge한 후 Clock만 인가되고 다른 명령어가 실행되지 않은 상태 19.Idle Power Down 상태 : Idle 상태에서 CKE을 Low로 떨어뜨려서 Clock을 차단하므로 Power 소모량을 줄임 • 00.07.12 • QE 2 Part