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SPARC ( Scalable Processor Architecture )

SPARC ( Scalable Processor Architecture ). Jorge Vega Oscar Manuel Romay Rubén de Diego. ARQUITECTURA SPARC. Introducción e Historia. Principales características. Ventanas de registros. Categoría de instrucciones. Direccionamiento de memoria. Traps y excepciones.

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SPARC ( Scalable Processor Architecture )

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Presentation Transcript

  1. SPARC(ScalableProcessorArchitecture) Jorge Vega Oscar Manuel Romay Rubén de Diego

  2. ARQUITECTURA SPARC • Introducción e Historia. • Principales características. • Ventanas de registros. • Categoría de instrucciones. • Direccionamiento de memoria. • Traps y excepciones.

  3. Arquitectura basada en un juego de instrucciones RISC de Sun Microsystems. • Procesador con arquitectura escalable: Compatibilidad con versiones anteriores. Mayor cantidad de características que versiones precedentes.

  4. NuevoEntorno

  5. PRINCIPALES CARACTERÍSTICAS Uso de ventanas de registros. 32 registros de "enteros" de 32 bits. 16 registros de punto flotante de 64 bits (para el caso de doble precisión) y 32 registros de 32 bits (para precisión simple). Modos de direccionamiento. Inmediato (constantes de 13 bits). Directo (offset de 13 bits). Indirecto (registro + offset de 13 bits o registro + registro). Instrucciones retardadas (saltos, load y store ). Manejo de memoria. Espacio virtual de 4 Gigabytes. Unidad de manejo de memoria (MMU).

  6. VENTANA DE REGISTROS • Rasgo único, la ventana con solapamiento de registros. • El procesador posee más de 32 registros enteros, presenta en cada instante 32: • De r0 a r7, Registros GLOBALES. • De r7 a r15, Registros SALIDA. • De r15 a r23, Registros LOCALES. • De r24 a r31, Registros ENTRADA.

  7. CATEGORÍA DE INSTRUCCIONES • SPARC posee cerca de 50 instrucciones. • Se pueden clasificar en cinco categorías. • LOAD y STORE. • INSTRUCCIONES ARITMÉTICAS/LÓGICAS. • OPERACIONES DE COPROCESADOR. • INSTRUCCIONES DE CONTROL DE TRANSFERENCIA. • INSTRUCCIONES DE CONTROL DE REGISTRO. R/W.

  8. DIRECCIONAMIENTO DE MEMORIA • Direccionamiento lineal y no segmentado. • Bus de direcciones de 32 bits • En los procesadores SPARC no es posible codificar una dirección de memoria absoluta de 32 bits • Instrucción especial SETHI permite colocar un valor de hasta 22 bits en los 22 bits más significativos • instrucción OR es posible colocar los 10 bits menos significativos de la constante en los 10 bits menos significativos del registro.

  9. DIRECCIONAMIENTO DE MEMORIA

  10. DIRECCIONAMIENTO DE MEMORIA #desp13(registro) ó (1) (registro)(registro) (2) (registro)+desp13 (registro1) + (registro2 ) (registro) es el valor almacenado en el registro

  11. DIRECCIONAMIENTO DE MEMORIA Ejemplo: #57(%4) ; contenido de %4 + 57 #-10(%15) ; contenido de %15 - 10 (%4)(%15) ; contenido de %4 + contenido de %15

  12. ALGUNOS EJEMPLOS Sun SPARCstation IPX Sun SPARCv7, 40 MHz, Weitek WTL8701

  13. ALGUNOS EJEMPLOS Ultra Enterprise 3000 Superscalar SPARC Versión 9, UltraSPARC

  14. ALGUNOS EJEMPLOS servidores SPARC Enterprise M SPARC64 VII  

  15. BIBLIOGRAFÍA http://www.fing.edu.uy/inco/cursos/arqsis2/teorico/clase13-sparc.pdf http://www.fing.edu.uy/inco/cursos/arqsis2/teorico/notas-sparc.pdf http://es.wikipedia.org/wiki/Sun_SPARC http://www.sparc.com/ http://www.iuma.ulpgc.es/~gustavo/usparc/node4.html http://www.sparcproductdirectory.com/history.html Apuntes de la asignatura.

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