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Natalia Fernández Garcia Jordi Albó i Canals

IMPLEMENTACIÓN DE DTCNNs 1Q-1BIT-B/W SOBRE FPGA. Natalia Fernández Garcia Jordi Albó i Canals. PARTE 1 – VHDL : IMPLEMENTACIÓN INICIAL. OBJETIVOS. DISEÑO DE UNA CELDA . Procesamiento de imágenes binarias Patrones con un bit de programabilidad y bias de 2 bits de programabilidad

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  1. IMPLEMENTACIÓN DE DTCNNs 1Q-1BIT-B/W SOBRE FPGA Natalia Fernández Garcia Jordi Albó i Canals PARTE 1 – VHDL : IMPLEMENTACIÓN INICIAL

  2. OBJETIVOS DISEÑO DE UNA CELDA • Procesamiento de imágenes binarias • Patrones con un bit de programabilidad y bias de 2 bits de programabilidad • Utilización de 4 coeficientes ponderadores • Implentación directa del comportamiento a nivel de patrón 1

  3. OBJETIVOS CARACTERÍSTICAS DESEADAS DE LA CELDA • Simplicidad HW: menor espacio requerido • Velocidad: menor tiempo de procesamiento • Modularidad: extensible a sistemas mayores • Generalidad 2

  4. EJEMPLO APLICADO T= BIAS = 2 (-1,5) 3 STP D STP D STP 3

  5. EJEMPLO APLICADO BIAS = 2 (-1,5) X>3 4

  6. SOLUCIÓN NATALIA SOLUCIÓN NATALIA 5

  7. SOLUCIÓN NATALIA DIAGRAMA DE TIEMPOS Ejecución completa de un patrón denso (5 sub-operaciones) 10 ciclos x 100ns 6

  8. SOLUCIÓN NATALIA COMPONENTES: D-Flip Flop para memoria local Ponderación  ANDs Suma  Sumadores (3bits) Acumulación  Acumulador (5bits) Función Salida  Comparador (>3)  2 OR 7

  9. SOLUCIÓN JORDI 2

  10. SOLUCIÓN JORDI DIAGRAMA DE TEMPS -recorrido más largo 600ns con un clk de 100ns. -recorrido más corto 400ns con un clk de 100ns. 8

  11. SOLUCIÓN JORDI COMPONENTES: D-Flip Flop para memoria local Ponderación  ANDs Suma  Decodificador de 4 a 3 Acumulación  Acumulador (5bits) Función Salida  Comparador (>3)  2 OR 9

  12. MAYORES DIFERENCIAS DECODIFICADOR vs SUMADORES MUCHOS ESTADOS CON POCAS FUNCIONES vs POCOS ESTADOS PERO CON MUCHAS FUNCIONES 2

  13. SOLUCIÓN JORDI LINEAS DE FUTURO -Implementar una imagen de más bits. -Comparar con la Discret time CNN. 10

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