Escalamento e Limites de Dispositivos MOS

1. Escalamento e Limites de Dispositivos MOS Jacobus W. Swart CCS e FEEC UNICAMP

2. Sumário – Escalamento e Limites de Dispositivos MOS • Introdução • Leis de escalamento • Efeitos de canal curto • Punchthrough • Resistências parasitárias • Capacitância de porta • Corrente de tunelamento • Redução de mobilidade • Injeção de portadores quentes • Rupturas do transistor • Efeitos das limitações e escalamento

3. 1. Introdução - Escalamento • Lei de Moore:

4. 1. Introdução – Escalamento – cont. • Quais as forças propulsoras para o escalamento? • Maior densidade integração  economia • Menor consumo de energia  desempenho • Maior velocidade de operação  desempenho • Menor no. de chips / sistema  economia

5. 1. Introdução – Escalamento – cont. • Perguntas: • Como reduzir (escalar) dimensões ? • Quais as limitações dos dispositivos escalados? • Quais os limites de escalamento?

6. 2. Leis de Escalamento

7. 2. Leis de Escalamento – cont.

8. 2. Leis de Escalamento – Tipos de Leis

9. 2. Leis de Escalamento – Procedimento Prático • Por simulações de: • Processos (SUPREM) • Dispositivos (PISCES) • Ajustar os parâmetros para ótimo desempenho, com análise de: • Tensão de limiar, VT • Efeito de canal curto (VT x L e VDD) • Perfuração MOS (punchthrough) • Corrente de corte, Ioff • Tempo de atraso, ta • Potência, P • Corrente de porta e substrato p/ confiabilidade

10. Início Fixar VDD, xjn, xjp, tox, Ln e Lp Implantação iônica para previnir perfuração MOS Concentração de dopantes para ajuste de VT Verifica a ocorrência de efeito de canal curto Problemas Cálculo de IDS, ta e P Análise de VDD para confiabilidade Problemas Final

11. 3. Limitações • Limitações de transistores de pequenas dimensões: • Efeitos de canal curto, VT x L e VT x VDS • Perfuração MOS • Resistências parasitárias • Capacitância de inversão • Corrente de tunelamento de porta • Redução de mobilidade • Injeção de portadores quentes • Rupturas • Efeitos de canal estreito, VT x W

12. Short-channel effect at downsizing 0 V Vdd (V) 0 V Gate Drain Source Leakage Current Space Charge Region

13. 3.1 Limitações – Efeitos de canal curto • Parâmetros de ajuste: • Dopagem no canal • Profundidade de junção • Espessura de óxido de porta

14. 3.2 Limitações – “Punchthrough”

15. 3.2 Limitações – “Punchthrough” – cont. • Parâmetros de ajuste: • Dopagem no canal • Profundidade de junção • Espessura de óxido de porta

16. 3.3 Limitações – Resistências Parasitárias

17. 3.3 Limitações – Resistências Parasitárias – cont. • Dificuldades: • XJ  Rd  • Área   RCo  • Soluções: • Siliceto sobre a região de S/D • S/D com alta dopagem, uso de RTP. • Perfil abrupto da região LDD: RSP e RAC 

18. 3.4 Limitações – Capacitância de Porta • Classicamente: • Correções: efeito da espessura do canal depleção da porta de Si-poli.

19. 3.5 Limitações – Corrente de tunelamento • Itunel < 0,01 IDS • SiO2 > ~ 1,5 nm • Solução: usar dielétrico de alta constante dielétrica: • Espessura maior para mesma capacitância! • Necessário para L < ~ 100 nm.

20. 3.6 Limitações – Redução de mobilidade

21. 3.6 Limitações – Redução de mobilidade – cont.

22. 3.6 Limitações – Redução de mobilidade - cont

23. 3.7 Injeção de Portadores Quentes

24. 3.7 Injeção de Portadores Quentes – cont. • Modos principais de injeção de portadores quentes: a) elétrons quentes do canal b) elétrons quentes e lacunas quentes produzidos por avalanche; c) elétrons quentes do substrato, induzidos por ionização secundária; d) elétrons térmicos quentes.

26. 3.7 Injeção de Portadores Quentes – cont. • Efeitos da injeção de portadores quentes: • Corrente de porta • Corrente de substrato • Degradação da mobilidade ou transcondutância • Degradação da tensão de limiar • Ruptura do transistor • Latch-up em CMOS.

27. 3.7 Injeção de Portadores Quentes – cont. • Dependência com parâmetros: • a) polarizações VG, VD, VB; • b) dimensões L, tox, Xj; • c) dopagem de substrato; • d) forma do perfil do dreno próximo ao canal; • e) temperatura. • Soluções: • a) Reduzir tensões • b) Alterar dopagem de S/D: LDD ou extensão.

28. 3.8 Rupturas de Transistor MOS

29. Gate leakage current density vs. Tox equivalent. T. Ghani et al., Symp. on VLSI, p.174, June, 2000

30. 3.9 Efeitos das limitações e “guias de estrada” • As limitações estudadas: a) afetam o desempenho elétrico dos dispositivos • b)determinam as condições limites de operação c) determinam condições de contorno para o projeto da estrutura física dos transistores e do processo de fabricação.

31. 3.9 Efeitos das limitações e “guias de estrada” – cont.

32. 10-6A 10-7A 10-8A 10-9A 10-10A Log Id Subthreshold leakage current increase Vth lowering Vth Vth Vg (V) Vg = 0V

33. 3.9 Efeitos das limitações e “guias de estrada” – cont.

34. ITRS. CPU clock frequency (from H. Iwai)

35. 1994 2000 update Intel 2001(proposal) ITRS. gate length

36. ITRS. gate insulator thickness. 1994 SiO2 Direct tunneling limit 2000 update ? Intel (2000) High-k insulator? 2001 (proposal) (from H. Iwai)

37. Trend of Tox. L ( mm) g 8 6 2 1 0.065 0.02 0.009 100 Intel’99 IBM ’ 99 (SOI) Toshiba’94 (nm) 10 Past trend & ITRS’01 (Proposed) Toshiba’93 ox T Lucent’99 Intel’01 1 Intel (plan) Intel’00 2020 1970 1980 1990 2000 2010 Year (from H. Iwai)

38. 20 nm Gate Length Transistor R. Chau, Proc. Silicon Nanoelectronics Workshop, pp. 2 - 3 (2001) http://www.intel.com/research/silicon/micron.htm

39. 3.9 Efeitos das limitações e “guias de estrada” – cont.

40. (from G. Badenes)

41. 2001 Ratio 1972 Gate length 6 mm 0.1 mm 1/60 Gate oxide 100 nm 2 nm 1/50 Junction depth 700 nm 35 nm 1/20 Supply voltage 5 V 1.2 V 1/4 Threshold voltage 0.8 V 0.3 V 1/2.6 An example of Real Scaling Limiting factor Gate leakage TDDB Resistance Vth, Power Subthreshold leakage TDDB Electric field 0.5 MVcm-1 30 6 MVcm-1 (Vd/tox) (from H. Iwai)

42. 4. Limites de Escalamento

43. 4. Limites de Escalamento – cont. • Considerar: • 1.Limites fundamentais • 2.Limites do material • 3.Limites do dispositivo • 4.Limites do circuito • 5.Limites do sistema

44. 4. Limites de Escalamento – cont. • Limite prático para MOSFET: ~ 25 a 10 nm • CMOS/SOI, T baixa (LN), novas estruturas

45. 4. Limites de Escalamento – cont.

46. 4. Limites de Escalamento – cont. • Após Limite de Escalamento CMOS? • Novos Conceitos de Dispositivos e Circuitos: • a) dispositivos de bloqueio Coulombiano, entre outros dispositivos de um único elétron; • b) dispositivos quânticos, onde se controla o estado do elétron de um átomo (hidrogênio, por exemplo); • c) estruturas de nano-tubos de carbono

47. Conclusões: • Uma boa base dos fundamentos em C&T permitirá acompanhar as inovações • Agradecimentos: • Colaboração de Dr. Marcelo Pavanello • jacobus@led.unicamp.br • http://www.ccs.unicamp.br