520 likes | 1.69k Views
RANGKAIAN LOGIKA SEKUENSIAL SINKRON. A. PENDAHULUAN. Output. Input. R.Kombinasi Onal. Flip-Flop. Pulsa Clock. Pulsa Clock. B. LATCHES. 1. RS – FF = Reset – Set Flip -Flop = Bistable = One Bit Memory • Simbol RS – FF. S. Q. RS - FF. Q. R. S. Q. Q. R.
E N D
RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENDAHULUAN Output Input R.Kombinasi Onal Flip-Flop Pulsa Clock Pulsa Clock
B. LATCHES 1. RS – FF = Reset – Set Flip -Flop = Bistable = One Bit Memory • Simbol RS – FF S Q RS - FF Q R
S Q Q R • Komponen RS – FF a. Gerbang NAND Tabel kebenaran
R Q b. Gerbang NOR Tabel kebenaran Q S
Clk S Q Clk Q R 2. CLOCKED RS - FF • Simbol • Diagram logika Q S RS - FF Q R
x = indeterminate Qn = PS (Present State) Qn+1 = NS (Next State) • Tabel kebenaran • Persamaan karakteristik Q n + 1 = S + R Q S R = 0
Q D D - FF Clk Q’ 3. DATA – FF ( D – FF ) • Simbol • Diagram logika S Q Clk Q’
Q D T - FF Clk Q • Tabel kebenaran • Persamaan karakteristik 4. TOGGLE – FF ( T – FF ) • Simbol Q n + 1 = D
Q T Clk Q’ • Diagram logika • Tabel kebenaran • Persamaan karakteristik Q n + 1 = T Q’ + Q T’
Clk 5. JK - FF • Simbol • Diagram logika Q J JK - FF K Q’ J Q Clk Q’ K
• Tabel kebenaran • Persamaan karakteristik Q n + 1 = J Qn’ + K’ Qn
XIII. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PROSEDUR PERANCANGAN RANGKAIAN SEKUENSIAL SINKRON 1. Nyatakan diagram keadaan (State diagram), diagram waktu/alir dalam bentuk tabel present state dan next state, kemudian merubah tabel tersebut menjadi tabel eksitasi. 2. Memilih jenis FF untuk menentukan persamaan moore atau meely atau eksitasi dengan metode peta K. 3. Menggambar rangkaian sekuensial sinkron yang dihubungkan sistem clock ke semua FF agar semua serempak terkontrol.
CONTOH 1 Rancang rangkaian sekuensial sinkron menggunakan JK-FF untuk state tabel sbb.
LANJUTAN ……… Tabel eksitasi dengan JK - FF
B’ A A’ B Q Q K J A Q Q K J B CLK X Lanjutan …….. Persamaan karakteristik JA = BX’ JB = X KA = BX KB = (AX)’ + AX = (A X)’ Gambar rangkaian logika
B. PROSEDUR ANALISIS RANGKAIAN SEKUENSIAL SINKRON 1. Tentukan variabel keadaan Flip - Flop 2. Tentukan persamaan eksitasi Flip-Flop 3. Persamaan output Next State dapat diperoleh dari tabel dan persamaan karakteristik (D – FF, T – FF, JK – FF dan RS – FF) 4. Tentukan tabel transisi menggunakan peta - K 5. Buat diagram keadaan (state Diagram)
X Y1 Z D1 D-FF Y1 1 2 Y2 D2 D-FF Y2 CLOCK Contoh ……. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb.
Lanjutan …….. Persamaan eksitasi D1 = Y1 Y2 X D2 = X + Y1 Y2 Z = Y1.Y2.X Persamaan output Next State ( Ingat persamaan karakteristik untuk D – FF (Q n + 1 = D ) Y1(n + 1) = D1 = Y1 Y2 X Y2(n + 1) = D2 = X + Y1 Y2
Z Y2(n + 1) Y1(n + 1) Lanjutan …….. Tabel Transisi Y1Y2/X 0 1 00 11 , 0 01 , 0 01 11 , 0 01 , 0 11 00 , 0 01 , 0 10 00 , 0 01 , 0
b d a c STATE DIAGRAM 0/0 1/0 0/0 1/0 1/0 State redudant 1/1 (keadaan berlebih) 0/0 0/0
X Y1 Z J1 K1 Y1 Y2 J2 K2 Y2 CLK Contoh 2. Analisa dan buatlah diagram keadaan untuk rangkaian logika sbb.
input Jawab. Langkah 1/2 Variabel keadaan pers. Eksitasi J1 = Y2(n)X K1 = Y2(n) J2 = X K2 = X’ Z = Y1(n)Y2(n) output
Qn+1 = QnK’ + Qn’ Langkah 3 Pers. Output NS (JK – FF) Y1(n+1) = Y1(n) (Y2(n))” + Y1(n) Y2(n)X = Y1(n) Y2(n) + (Y1(n))’ Y2(n)X Y2(n+1) = Y2(n) (X)” + Y2(n)X = Y2(n)X + (Y2(n))’ X = X
Langkah 4 Peta K tabel transisi Z Y2(n+1) Y1(n+1)
b d a c 0/0 Langkah 5 Diagram keadaan 0/0 0/1 1/0 1/1 0/0 1/0 1/0
X Y1 D1 Y1’ Y2 D2 Y2’ CLK Z Latihan……. Buat diagram rangkaian sekuensial sinkron
X Z 0/0 1/0 0/1 00 10 0/1 1/0 1/0 0/1 11 01 1/0 Jawaban.
C. HDL UNTUK RANGKAIAN SEKUENSIAL SINKRON Behavioral Modelling • Initial • Always
XIV. RANGKAIAN LOGIKA SEKUENSIAL SINKRON A. PENYEDERHANAAN KONDISI ( STATE REDUCTION ) State reduction adalah prosedur untuk melakukan penyederhanaan didasarkan pada algoritma bahwa dua keadaan (state) dalam tabel keadaan (state table) dapat digabungkan menjadi satu, jika dapat ditunjukkan bahwa mereka sama. Dua keadaan (state) disebut sama jika untuk setiap kombinasi input yang mungkin menghasilkan output sama menuju ke keadaan berikut (next state) yang sama
State Table Implication Table State Table Hasil Reduksi State Diagram Hasil Reduksi B. ALGORITMA STATE REDUCTION State Diagram
1/1 0/0 0/1 1/0 d a e c b 0/1 1/0 1/1 0/0 0/1 1/1 State Diagram CONTOH 1 Diinginkan state diagram ini dapat di sederhanakan state/kondisinya.
Lanjutan ……… Jawab State Table
X b c X X d v X X v X X X e Lanjutan …… Dari Implication table diperoleh State reduction sbb. ( a,d ) ( b,e ) ( c ) atau a = d b = e X = Kondisi State yang tidak sama V = Kondisi State yang sama
Lanjutan …….. State Table Hasil Reduksi
b a c Lanjutan …….. 1/1 0/0 0/1 0/1 1/0 State Diagram Hasil Reduksi