1 / 38

Rangkaian Logika

Rangkaian Logika. Pertemuan XI dan XII. RANGKAIAN LOGIKA. A. PENDAHULUAN - Suatu rangkaian diklasifikasikan sebagai kombinasional jika memiliki sifat yaitu keluarannya ditentukan hanya oleh masukkan eksternal saja.

quintessa-urban
Download Presentation

Rangkaian Logika

An Image/Link below is provided (as is) to download presentation Download Policy: Content on the Website is provided to you AS IS for your information and personal use and may not be sold / licensed / shared on other websites without getting consent from its author. Content is provided to you AS IS for your information and personal use only. Download presentation by click this link. While downloading, if for some reason you are not able to download a presentation, the publisher may have deleted the file from their server. During download, if you can't get a presentation, the file might be deleted by the publisher.

E N D

Presentation Transcript

  1. RangkaianLogika PertemuanXI danXII

  2. RANGKAIAN LOGIKA A. PENDAHULUAN - Suatu rangkaian diklasifikasikan sebagai kombinasional jika memiliki sifat yaitu keluarannya ditentukan hanya oleh masukkan eksternal saja. - Suatu rangkaian diklasifikasikan sequential jika ia memiliki sifat keluarannya ditentukan oleh tidak hanya masukkan eksternal tetapi juga oleh kondisi sebelumnya.

  3. Rangkaian Logika Kombinasional Sequential Sinkron/Clock mode Asinkron Fundamental Pulse mode Lanjutan……. Gambar Rangkaian Logika

  4. t2 t n MODEL RANGKAIAN KOMBINASIONAL Dengan : F1 = F1 (I1, I2,…In ; t1 = F1 setelah t1 F2 = F2 (I1, I2,…In ; t2 = F2 setelah t2 - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - Fn = Fn (I1, I2,…In ; tn = Fn setelah tn I1 F1 t1 Rangkaian Logika Kombinasional (Komponen tak ada Delay) t1 F2 t2 I2 In Fn t n

  5. Lanjutan …….. F ( kapital ) = Sinyal steady state dengan asumsi tidak ada delay. t ( kecil ) = Sifat dinamis dari sinyal yang dapat berubah selama interval waktu t.

  6. B. PROSEDUR PERANCANGAN a. Pokok permasalahan sudah ditentukan yaitu jumlah input yang dibutuhkan serta jumlah output yang tertentu. b. Susun kedalam tabel kebenaran (Truth Table). c. Kondisi don’t care dapat diikut sertakan apabila tidak mempengaruhi output.

  7. IO YO Decoder n to 2n I1 Y1 In Y (2n-1) C. DECODER Decoder adalah rangkaian kombinasi yang akan memilih salah satu keluaran sesuai dengan konfigurasi input. Decoder memiliki n input dan 2n output. Blok Diagram Decoder.

  8. IO YO I1 Y1 Y3 Y2 Lanjutan …….. Untuk Decoder 2 to 4 Decoder n to 2n

  9. Lanjutan ……. Tabel Kebenaran

  10. I0 Y0 Y1 Y2 I1 Y3 RANGKAIAN LOGIKA

  11. D. ENCODER Encoder adalah rangkaian kombinasi yang merupakan kebalikan dari Decoder yaitu manghasilkan output kode biner yang berkorespondensi dengan nilai input. Encoder memiliki 2n input dan n output. Tabel kebenaran Encoder 4 to 2 X = I2 + I3 Y = I1 + I3

  12. Mux N x 1 E. MULTIPLEXER ( MUX ) Blok Diagram Logika Mux. 0 1 Output Input Data n A B Select / address

  13. PROSEDUR PERANCANGAN RANGKAIAN KOMBINASIONAL DENGAN MUX 1. Buat tabel kebenaran sesuai dengan kondisi input dan output serta nomor Mintermnya. 2. Salah satu variabel input digunakan sebagai Data dan sisanya dari variabel input sebagai address/selector. 3. Buat tabel Implementasi dan lingkari nomor Mintermnya yang sesuai dengan outputnya. 4. Jika 2 Mintermnya dalam satu kolom dilingkari, maka input Mux adalah 1 dan sebaliknya input Mux adalah berlogika 0 5. Jika nomor Mintermnya hanya dilingkari pada salah satu baris dalam kolom yang sama, maka input Mux akan berlogika sesuai dengan baris persamaan pada variabel yang diberikan.

  14. Contoh ! Implementasikan F(ABC) = Σ1,3,5,6 dengan Mux (4x 1). Jawab: Tabel Kebenaran.

  15. Lanjutan……… Catatan. Input Variabel A diambil sebagai data sedangkan B dan C sebagai address. Tabel Implementasi.

  16. Mux 4 X 1 GAMBAR RANGKAIAN LOGIKA I I0 I1 F A I2 I3 B C

  17. Y0 Y1 I DEMUX 1 x (n + 1) Input Y n A B Select/address F. DEMULTIPLEXER (DEMUX) Blok Diagram Logika DEMUX

  18. X. RANGKAIAN LOGIKA KOMBINASIONAL A. ADDER Manipulasi matematika seperti menjumlah,mengurang,mengali dan membagi dapat dilakukan dengan logika penjumlahan.

  19. a. HALF ADDER ( HA ) Tabel kebenaran Simbol Half Adder Dimana : A B C S A S HA + B C

  20. Lanjutan……. Persamaan output Untuk Sum S = AB’ + A’B = A  B Untuk Carry C = AB B’ B A’ 0 1 A 1 0 B’ B A’ 0 0 A 0 1

  21. A S B C Lanjutan …….. Rangkaian Logika

  22. b. FULL ADDER Tabel Kebenaran.

  23. A S B F A Cin Co Cin A B Co S + Lanjutan …….. Simbol Full Adder

  24. Persamaan Output (Metode Minterm) S = A’B’Cin + A’BCin’ + AB’Cin’ + ABCin = A’ (B’Cin + BCin’) + A (B’Cin’ + BCin) = A’ (B Cin) + A (B Cin)’ = A  B Cin Co = A’BCin + AB’Cin + ABCin’ +ABCin = Cin (A’B + AB’) + AB (Cin’ + Cin) = Cin (A  B) + AB

  25. Cin S A Co B Gambar Rangkaian Logika

  26. Cin S HA A Co HA B Lanjutan …….. Atau

  27. B. SUBTRACTOR Untuk memahami azas – azas rangkaian pengurang (subtractor) kita ikuti aturan pengurangan biner sebagai berikut : 1. Half Subtractor (HS). A – B = D (Difference). B (Borrow) 0 – 0 = 0 0 – 1 = 1 1 – 0 = 1 1 – 1 = 0 dan Borrow 1

  28. Lanjutan …… Aturan tersebut kita nyatakan dalam tabel kebenaran. A B Bo DI +

  29. A DI HS B Bo Lanjutan …… Simbol Half Subtractor (HS) Persamaan output. Untuk DI = A’B + AB’ = A B Bo = A’ B

  30. RANGKAIAN LOGIKA HS A DI B BO

  31. 2. FULL SUBTRACTOR Tabel kebenaran A B BO (i) BO (o)DI -

  32. Lanjutan ……… Simbol Full Subtractor (FS) BO (i) DI A FS BO (o) B

  33. BO(i) A B RANGKAIAN LOGIKA FULL SUBTRACTOR DI BO (o)

  34. HS HS Lanjutan……. Atau BO (i) DI A BO (o) B

  35. A>B A A<B Comparator B A=B C. COMPARATOR Adalah suatu rangkaian kombinasi yang berfungsi sebagai pembanding 2 variabel dengan multi bit. Gambar Blok Diagram Comparator

  36. CONTOH. Rancang rangkaian kombinasi sebagai Comparator untuk membandingkan A dan B yang terdiri dari 1 bit. Jawab. Tabel kebenaran.

  37. Lanjutan …….. Persamaan Boolean F (A > B) = AB’ F (A < B) = A’B F (A = B) = (AB)’ + AB = (A + B)’

  38. Lanjutan ……. Rangkaian Logika A A>B A<B B A=B Tugas. Rancang dengan Comparator untuk membandingkan A dan B yang masing – masing variabel terdiri dari 2 bit

More Related