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FABRICAÇÃO DOS WAFERS

FABRICAÇÃO DOS WAFERS. 1. Processo de Fabricação. Obtenção de Silício Monocristalino. Ao contato com a semente o silício fundido começa a cristalizar seguindo a orientação dos cristais da semente. suporte. semente de silício monocristalino. silício puro fundido. Processo de Fabricação.

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FABRICAÇÃO DOS WAFERS

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Presentation Transcript

  1. FABRICAÇÃO DOS WAFERS 1

  2. Processo de Fabricação Obtenção de Silício Monocristalino Ao contato com a semente o silício fundido começa a cristalizar seguindo a orientação dos cristais da semente suporte semente de silício monocristalino silício puro fundido

  3. Processo de Fabricação Obtenção de Silício Monocristalino Após o lingote adquirir o diâmetro desejado, ele começa a ser puxado para cima lingote de silício monocristalino

  4. Processo de Fabricação Obtenção de Silício Monocristalino

  5. Silicon Ingot A single crystal of silicon, a silicon ingot, grown by the Czochralski technique. The diameter of the ingot is 6 inches – 15 cm. (Courtesy of Texas Instruments. ATUAL!

  6. Processo de Fabricação Corte dos wafers Antes do corte dos wafers é efetuado um corte de marcação da orientação dos eixos x/y.

  7. Processo de Fabricação Polimento dos lingotes de silício monocristalino Após o crescimento do lingote de silício monocristalino, este passa por um processo de polimento, antes do corte em fatias (wafers).

  8. Processo de Fabricação Polimento dos wafers de silício monocristalino Cada wafer passa individualmente por um processo de polimento, tanto das bordas como de suas superfícies.

  9. Planarization: Polishing the Wafers From Smithsonian, 2000

  10. Processo de Fabricação Polimento e limpeza dos wafers de silício monocristalino

  11. A sala limpa - INTEL

  12. A sala limpa - INTEL

  13. A sala limpa usa uma iluminação laranja e não branca como as demais salas limpas, isso porque o material fotossensível reage à luz branca.

  14. Tecnologia 90nm (INTEL Pentium)

  15. Tecnologia 65nm (INTEL Pentium) • Foram chamados pela Intel de “Presler”, nesta tecnologia destaca-se o alto poder de “overclock” que este processador oferece, isso porque ele aquece relativamente muito pouco. O Presler é composto de 2 núcles de 65nm chamados “Cedar Mill”, o que torna ele um chip binuclear. Foram lançados no segundo semestre de 2005, na arquitetura do Pentium D. • O núcleo do Presler possui 376 milhões de transistores ocupando uma área de 162mm2. As principais características que a tecnologia de 65nm nos oferece são as seguintes: Núcleo do Presler (65nm).

  16. FABRICAÇÃO DOS CIRCUITOS INTEGRADOS 16

  17. CMOS Process polisilício Al SiO2 N+ N+ P+ P+ poço N substrato P - 17

  18. A Modern CMOS Process Dual-Well Trench-Isolated CMOS Process 18

  19. Circuit Under Design 19

  20. Its Layout View 20

  21. CMOS Process at a Glance (1/5) Define active areas Etch and fill trenches Implant well regions Deposit and pattern polysilicon layer Implant source and drain regions and substrate contacts Create contact and via windows Deposit and pattern metal layers 21

  22. CMOS Process Walk-Through (2/5) (a) Base material: p+ substrate with p-epi layer 2 m 100 ma 500 m Camada epitaxial: 2 m, onde são fabricados os transistores p-epi + p (b) After gate-oxide growth and sacrificial nitride deposition (acts as a Si N 3 4 buffer layer): implantação iônica ou CVD. SiO 2 p-epi Área ativa: onde são implantados os transistores. Área de campo: restante da superfície. SI2N4 – (nitreto de silício) – delimita e protege a área ativa. + p (c) After plasma etch of insulating trenches using the inverse of the active area mask p + Remove-se por corrosão, expõe a área de campo 22

  23. CMOS Process Walk-Through (3/5) óxido de campo (d) After trench filling, CMP SiO 2 planarization, and removal of sacrificial nitride CMP: Chemical/Mechanical Planarization. Crescimento do óxido de campo por deposição (CVD).  Óxido de campo: maior isolação elétrica. (e) After n-well and n V adjust implants Tp Criação do Poço N p (f) After p-well and V adjust implants Tn Criação do Poço P Si N 3 4 23

  24. CMOS Process Walk-Through (4/5) poly(silicon) (g) After polysilicon deposition (sputtering) and etch. n + + p + (h) After n source/drain and + p source/drain implants. These steps also dope the polysilicon. SiO 2 (i) After (CVD) deposition of SiO 2 insulator and contact hole etch. 24

  25. CMOS Process Walk-Through (5/5) Al (j) After (sputtering) deposition and patterning of first Al layer. Al SiO 2 (k) After deposition of SiO 2 insulator, etching of via’s, deposition and patterning of second layer of Al. 25

  26. Advanced Metallization 26

  27. Etapas do Processo de Fabricação para Tecnologia CMOS N-Well Típica

  28. Etapas do Processo de Fabricação para Tecnologia CMOS P-Well Típica: máscaras de litografia (1/2)

  29. Etapas do Processo de Fabricação para Tecnologia CMOS P-Well Típica: máscaras de litografia (2/2) 29

  30. Etapas do Processo de Fabricação para Tecnologia CMOS SOI (1/2) No final do processo , este vai ser o óxido de gate! Obs: falta a camada de SiO2 nestas etapas! 30

  31. Etapas do Processo de Fabricação para Tecnologia CMOS SOI (2/2)

  32. Advanced Metallization 32

  33. REGRAS DE PROJETO 33

  34. 3D Perspective Polysilicon Aluminum 34

  35. Design Rules • Interface between designer and process engineer • Guidelines for constructing process masks • Unit dimension: Minimum line width • scalable design rules: lambda parameter • absolute dimensions (micron/nano rules) 35

  36. CMOS Process Layers Layer Color Representation Well (p,n) Yellow Active Area (n+,p+) Green Select (p+,n+) Green Polysilicon Red Metal1 Blue Metal2 Magenta Contact To Poly Black Contact To Diffusion Black Via Black Select the areas to be doped inside an Active Area 36

  37. Layers in 0.25 mm CMOS process

  38. Intra-Layer Design Rules 4 Metal2 3 38

  39. Transistor Layout 39

  40. Vias and Contacts 40

  41. Select Layer 41

  42. CMOS Inverter Layout 42

  43. 3 4 1 6 6 2,5 2,25 5 43

  44. Layout Editor 44

  45. max Layer Representation • Metals (five) and vias/contacts between the interconnect levels • Note that m5 connects only to m4, m4 only to m3, etc., and m1 only to poly, ndif, and pdif • Some technologies support “stacked vias” • Active – substrate (poly gates), transistor channels (nfet, pfet), source and drain diffusions (ndif, pdif), and well contacts (nwc, pwc) Not used with MicroWind! • Wells (nw) and other select areas (pplus, nplus, prb) Not used with MicroWind!

  46. CMOS Inverter max Layout Out In metal1-poly via metal1 polysilicon metal2 VDD pfet PMOS (4/.24 = 16/1) pdif NMOS (2/.24 = 8/1) metal1-diff via ndif nfet GND metal2-metal1 via

  47. Design Rule Checker poly_not_fet to all_diff minimum spacing = 0.14 um. 47

  48. Sticks Diagram V DD 3 Out In 1 GND Stick diagram of inverter • Dimensionless layout entities • Only topology is important • Final layout generated by “compaction” program 48

  49. Packaging (empacotamento) 49

  50. Packaging Requirements Electrical: Lowparasitics Mechanical: Reliable and robust Thermal: Efficient heat removal Economical: Cheap 50

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