Caracterización y compensación de efectos no lineales en conversores AD

1. Caracterización y compensación de efectos no lineales en conversores AD Ing. Christian A. Schmidt BECARIO CONICET: QUINTO AÑO DIRECTOR: Dr. José Luis Figueroa

2. OBJETIVOS Primero Estudiar diferentes arquitecturas de conversores Seleccionar algunas de ellas que satisfagan requisitos deseables Baja complejidad Baja distorsión Área de silicio Bajo consumo Alta velocidad Segundo Estudiar y desarrollar técnicas de compensación de SNL Aplicadas en particular a la calibración de ADCs de alta velocidad

3. Conversores tipo flash Palabra digital de n bits: Conversión en un ciclo de reloj Implementaciónde alta complejidad Complejidad es de función de 2n Múltiples resistores perfectamente acoplados

4. Conversores pipeline Complejidad es lineal Retardo inicial Nuevas fuentes de error

5. Conversores sigma-delta Modulador sigma delta Baja resolución + noise shaping y oversampling  Alta resolución. Bajo costo, consumo y area.

6. Algunos parámetros a compensar INL Es la diferencia entre el voltaje analógico ideal (que debiera causar la transición del código k-1 al k) y el voltaje real que causa esa transición DNL Es la diferencia entre el ancho real del "escalon" entre dos transiciones (de la funcion transferencia) y el ancho Q que tendria uno ideal, Q = 1 LSB

7. Algunos parámetros a compensar DNL INL

8. Medidas de performance SNR (Relación Señal a Ruido) En un ADC ideal, es la relación entre la potencia de la señal de entrada y la potencia del ruido de cuantización. SFDR (Rango dinámico libre de distorsión) Es la relación entre la amplitud de la señal de salida a la frecuencia de entrada y la del máximo componente armónico. THD (Distorsión Armónica Total) La potencia de todas las componentes de distorsión armónicas en el espectro de la señal de salida del ADC, para una señal de entrada sinusoidal pura.

9. Circuitos simulados ADC flash de 4 bits ADC pipeline de dos etapas y 7 bits

10. Circuitos simulados Modulador sigma-delta de primer orden con cuantización de 1-bit

11. Caracterización: INL obtenida por simulación ADC flash de 4 bits ADC pipeline de dos etapas y 7 bits Relacionada con los efectos no lineales en el ADC y por lo tanto al BER Reducción en la INL Cancelamiento de errores

12. Compensación a) Modelado del error. Error obtenido para el ADC pipeline de dos etapas y 7 bits. b) Esquema de compensación propuesto.

13. Caso I: ADC pipeline de 7 bits Bloque de compensación (G): Red Neuronal Entrenamiento de la red Validación de la red AU - Generalización Se obtuvo una reducción de más de un orden de magnitud en el BER Error real (negro) y predicción de la red neuronal (azul)

14. Caso I: ADC pipeline de 7 bits Bloque de compensación (G): Modelo Hammerstein Se obtuvo una reducción de más de un orden de magnitud en el BER Error real (azul) y predicción del modelo Hammerstein (rojo)

15. Caso II: ADC Sigma-delta Bloque de compensación (G): Polinomio con memoria (MP) MP generalizado Buen cancelamiento de armónicos  Mayor SFDR y SINAD Se obtuvo una reducción de más de un orden de magnitud en el BER

16. Trabajos futuros • Extensión de los resultados para datos extraídos por medio de mediciones • en dispositivos reales (comerciales). • Comparación de los resultados frente a otros tipos de modelos (PWL) • - Implementación de un compensador. • - Métodos adaptivos. • Extensión de los resultados para otros sistemas no lineales • Ej: amplificadores de potencia.

17. FIN