Cosa è un DAC?

7. Vcc Vref output analogico (Vout) D[n-1] Convertitore D/A D[n-2] . . . D[0] gnd Cosa è un DAC? • Digital-to-Analog converter dispositivo “mixed signal”: • Input digitale (parola a n bit) • Output analogico: tensione o corrente

8. Vcc Vref output analogico (Vout) D[n-1] Convertitore D/A D[n-2] . . . D[0] gnd La tensione di output è

9. Vcc Vref (8V) output analogico (Vout) D[2] Convertitore D/A D[1] D[0] gnd Cosa fa esattamente un DAC? Per un DAC a 3 bit ci sono 8 possibili codici di input D[2..0] Vout 000 0V 001 1V 010 2V 011 3V 100 4V 101 5V 110 6V 111 7V

10. 4 DAC in un singolo chip: GND REFA REFB REFC REFD DATA DCLK 14 13 12 11 10 9 8 VDD LDAC DACA DACB DACC DACD LOAD 1 2 3 4 5 6 7 REFA, REFB, REFC, REFD Tensioni di riferimento fissate a 2.5 V DACA, DACB, DACC, DACD Tensioni di output Il DAC sulla scheda di laboratorio

12. Sono controllati dalla FPGA GND REFA REFB REFC REFD DATA DCLK 14 13 12 11 10 9 8 VDD LDAC DACA DACB DACC DACD LOAD 1 2 3 4 5 6 7 FPGA configurazione DATA, LDAC, LOAD, DCLK Segnali di Input per programmare il DAC

19. 11 impulsi DCLK DATA A1 A0 RNG D6 D5 D4 D3 D2 D1 D0 D7 Identificatore del DAC: A1A0 = 00  DAC0 A1A0 = 01  DAC1 A1A0 = 10  DAC2 A1A0 = 11  DAC3 Codice digitale (è trasmesso prima il MSB) La tensione di output è Protocollo di configurazione (circuito da implementare nella FPGA) Il codice digitale a 8 bit viene trasmesso dalla FPGA al DAC in modo seriale tramite la linea DATA assieme a un treno di impulsi di sincronizzazione lungo la linea DCLK

20. DCLK Sempre basso LDAC DATA A1 A0 RNG D6 D5 D4 D3 D2 D1 D0 D7 LOAD Le linee LDAC e LOAD sono usate dal DAC per caricare i bit ricevuti lungo la linea DATA in un registro interno e per aggiornare la tensione di output La tensione di output viene aggiornata con questo impulso Il codice digitale a 8 bit viene trasmesso dalla FPGA al DAC in modo seriale tramite la linea DATA assieme a un treno di impulsi di sincronizzazione lungo la linea DCLK

21. DAC_interface clk DCLK res DATA DAC_interface SW0 LDAC D[7..0] LOAD A[1..0] • Una macchina a stati parte quanto SW0 viene premuto (segnale di inizio configurazione) • Genera un treno di 11 impulsi DCLK • Successivamente genera un impulso LOAD • La linea LDAC è tenuta sempre bassa • La parola in ingresso D[7..0] deve essere serializzata: su ogni fronte di salita di DCLK viene messo un nuovo bit (il primo trasmesso è il MSB)

24. Vcc Vref Out[n-1] Input analogico (Vin) Convertitore A/D Out[n-2] . . . Out[0] gnd Cosa è un ADC? • Analog-to-Digital Converter dispositivo “mixed signal”: • Input analogico (tensione o corrente) • Output digitale: parola a n bit

25. Vcc Vref Out[n-1] Input analogico (Vin) Convertitore A/D Out[n-2] . . . Out[0] gnd • Può essere considerato un partitore • L’output ci dice: che frazione di Vref è l’input Vin? • Output:

26. Vcc Vref(8V) Out[2] Input analogico (Vin) Convertitore A/D Out[1] Out[0] Esempio: se Vin=5.5 V e Vref=8 V  Out[2..0] = 101 gnd Cosa fa esattamente un ADC? Per un ADC a 3 bit ci sono 8 possibili codici di output Vin Out[2..0] 0-1 000 1-2 001 2-3 010 3-4 011 4-5 100 5-6 101 6-7 110 7-8 111

27. Vcc Vref(8V) Out[2] Input analogico (Vin) Convertitore A/D Out[1] Out[0] gnd Risoluzione L’ADC risolve due tensioni diverse se differiscono per più di 1 V producendo due codici diversi  La risoluzione dell’ADC è 1 V (Vref/23) Vin Out[2..0] 0-1 000 1-2 001 2-3 010 3-4 011 4-5 100 5-6 101 6-7 110 7-8 111 Il bit meno significatico (LSB) rappresenta 1 V

28. Risoluzione e range dinamico La risoluzione di un ADC dipende dal numero di bit e da Vref: Fissata Vref, maggiore è il numero di bit, migliore è la risoluzione. Se n=8 (anzichè n=3) la risoluzione sarebbe 8/28~31 mV  formulazione alternativa: (fissata Vref) la risoluzione di un ADC è il numero di bit. La tensione Vref determina il range dinamico dell’ADC A parità di bit, minore è la tensione Vref, più fine è la suddivisione dell’intervallo Vref(=Vin max)-0 per cui la risoluzione migliora. Ad esempio, se Vref=0.8 (anzichè 8 V) la risoluzione sarebbe 100 mV. Il miglioramento va però a scapito del range dinamico.

29. ADC tracking Descrizione a grandi linee: il codice a 8 bit di un contatore viene convertito da un DAC in una tensione analogica che viene quindi confrontata con la tensione di input. Il contatore viene incrementato fino a quando la tensione del DAC raggiunge quella in input. A questo punto il conteggio raggiunto dal contatore è il codice richiesto.

30. ADC tracking: implementazione FPGA DCLK Vanno ai DAC DATA DAC interface LDAC Vanalog LOAD DAC count[7..0] CNT_EN Contatore a 8 bit comparatore Vanalog comp CNT_EN Vin Start_conv sm_ADC comp Tensione in ingresso da convertire

31. Il comparatore (analogico) confronta due tensioni e produce in output un segnale logico: Se Vin > Vanalog comp = 0 Se Vin < Vanalog comp = 1 Collegamento comparatore-ADC

33. Soluzione alternativa: aspetta che l’interfaccia del DAC asserisca il segnale LOAD che va al DAC

34. si ripete il ciclo

35. ADC[7..0] è collegato a due cifre del display

36. Per un’eventuale nuova conversione Le macchine a stati vanno disegnate usando verilog

37. Altri dettagli Vref dei DAC fissa Vref dell’ADC. Nella scheda Vref = 2.5 V Vin (COM_IN) può provenire da un generatore di tensione tramite un connettore LEMO Si deve impiegare il terzo DAC (CMREF) corrispondente ad A[1..0]=10 Il comparatore è un amplificatore operazionale (più dettagli in seguito)

38. Limitazioni dell’ADC tracking La limitazione principale è che è lento: Poichè il contatore parte sempre da zero, Il tempo di conversione è variabile Maggiore è Vin maggiore è il tempo di conversione: se Vin = Vref è necessario ripetere il ciclo di incremento del contatore 256 volte!

39. ADC ad approssimazioni successive START_CONV: inizio conversione. Nel SAR viene caricata la parola 10000000 (solo il MSB = 1) Se Vin>VD il controllore mantiene MSB a 1 e carica un altro 1 nel bit immediatamente successivo. Se, invece Vin< VD il controllore pone MSB a 0 e carica un 1 nel bit immediatamente successivo. La nuova parola viene caricata nel SAR e l'uscita del DAC viene aggiornata. L’algoritmo descritto per il bit MSB viene ripetuto in modo identico per tutti gli altri bit.

40. Visualizzazione della conversione sul display

42. Visualizzazione della tensione in decimale

43. Può essere implementata con una ROM: Input a 8 bit (256 righe di memoria) Output a 12 bit

45. La variabile temporale In generale i segnali del mondo reale hanno una qualche dipendenza dal tempo Nel processo di conversione A/D ci interessa ricostruire questa dipendenza dal tempo  Campionamento del segnale

46. Output digitale Sample and Hold ADC L’input analogico non va direttamente all’ADC. Entra prima in un circuito che campiona il segnale a un certo istante e quindi lo tienecongelato per tutto il tempo richiesto dalla conversione L’ADC trasforma il segnale analogico quantizzato nel tempo in un codice digitale (segnale quantizzato) Input analogico Il campionamento trasforma il tempo da continuo a discreto

47. Nei sistemi più semplici l’input analogico è collegato direttamente all’ADC Output digitale ADC Input analogico Questo va bene se il segnale varia nel tempo molto più lentamente del tempo richiesto dall’ADC per effettuare la conversione In ogni caso, è il tempo di conversione che quantizza il tempo

48. Rumore del segnale di input Il segnale di input può essere affetto da un certo rumore: Consideriamo ad esempio un sensore a pixel (diodo a semiconduttore p-n) Una fotone che attraversa il semiconduttore cede parte della sua energia a degli elettroni che vengono eccitati in banda di conduzione. Il moto delle coppie elettrone-buca nel campo elettrico presente all’interno del semiconduttore produce un segnale elettrico. In generale il numero di coppie prodotto da fotoni aventi la stessa energia e attraversanti lo stesso spessore di silicio fluttua I vari elementi di circuito attraverso cui il segnale passa possono introdurre altro rumore. g

49. Al crescere della tensione di input cresce anche l’errore fino a quando cambia il codice Errore di quantizzazione della tensione

50. Aggiungiamo un offset pari a 1/2LSB all’input Abbiamo un errore pari a ±1/2LSB