Diseño Lógico 2

1. Diseño Lógico 2 Instituto de Ingeniería Eléctrica 2005

2. roteiro • La lógica programable dentro de los ASICs • Arquitecturas de PLDs y FPGAs • Ventajas y Aplicaciones • MAX7000 de ALTERA • FLEX10K de ALTERA

3. ASICs • Full Custom • Standard Cells • Gate Arrays • Circuitos Programables en campo (PLD, CPLD, FPGA)

4. Puertas CUSTOM FPGA PLDs Vol. Prod.

5. Arquitectura internade PLDs y FPGAs Suma de productos Lookup table

6. ArquitecturasSuma de productos • ROM • AND fijo y completo - OR programable • PLA (Programmable Logic Array) • AND programable - OR programable. • PAL (Programmable Array Logic) • AND programable - OR fijo

7. b0 b1 b2 b3 b4 b5 b6 b7 H0(a) G0(a,b) H1(a) F(a,b,c) H2(a) G1(a,b) H3(a) c a b Tablas de lookup • Función combinatoria conMUXes • Ej: Lookup table de 8 bits • 1 función de 3 entradas F(a, b, c) • 2 funciones G de 2 entradas Gi(a, b) • 4 funciones de 1 entradas Hi(a)

8. PLD secuenciales • Cualquiera de las arquitecturas. Más difundida PAL • Intercala un F-F entre la PAL y la salida

9. Variaciones en la arquitectura • XOR • Términos producto compartidos • Expansión de términos • Doble realimentación (del FF y del pin) • Función específica • Memoria interna

10. Ventajas • Reducción en la cantidad de componentes • Menor área de circuito impreso • Menor costo de montaje • Mayor confiabilidad

11. Ventajas (cont) • Reprogramabilidad • Permite cambios de diseño sin modificar el circuito impreso • Diseños para estándares no totalmente definidos • Stock más reducido

12. Dominios de Aplicación • “Glue Logic” • Circuitos digitales rápidos • Procesamiento de señales • Aceleradores de Cálculo • Prototipado de otros ASICs

13. ¿CPLD o FPGA? • PLD: Programmable Logic Device • CPLD: Complex PLD • FPGA: Field Programmable Gate Array • Es una cuestión de nombres. A menudo se utiliza FPGA para dispositivos de configuración volátil con celdas de arquitectura Look-up Table y PLD (o CPLD) para dispositivos de configuración no volátil y celdas del tipo de suma de productos.

14. Dos ejemplos • Las placas UP1 del laboratorio tienen chips ALTERA de las familias: • MAX7000S • FLEX10K

15. MAX7000 de ALTERA • Macrocelda • PAL con 5 términos producto • FF tipo D con Preset y Clear, reloj y habilitación de reloj. • XOR • Multiplexores para seleccionar señales • Matriz de selección de términos producto

17. MAX7000 de ALTERA • Logic Array Blocks (LAB) • 16 macroceldas que comparten entradas • Términos de expansión • Shareable expanders • Parallel expanders • Entradas • 36 del exterior del LAB (de la PIA) • 16 de los shareable expanders del LAB • Salidas hacia la PIA y hacia los pines de I/O

20. MAX7000 de ALTERA • PIA • Líneas de interconexión entre LABs y con pines I/O • Pines I/O • Bidireccional con buffer triestado • control de OE:VCC, GND, OE1, OE2 • EPM7128 • 128 Macroceldas / 8 LABS • en cada LAB 8 a 12 macroceldas disponibles en pines de I/O según encapsulado

21. Dispositivos MAX 7000S

22. FLEX 10K • LUT personalizado en RAM • Dos tipos de bloques: • Logic Array Blocks • Extended Array Blocks (RAM) • Matriz de interconexión con líneas globales (FastTrack)

28. FLEX 10K20 • 144 Logic Array Blocks • 6 filas x 24 columnas • 1152 Logic Elements • 6 Embedded Array Blocks

29. Dispositivos Flex 10K

30. ALTERAFamilias actuales • CPLDs • MAX 3000 y MAXII • Low Cost • Cyclone, Cyclone II • High Density • Stratix, Stratix II, Stratix GX

31. Cyclone II • Precio: EP2C35F484C7 U$ 113