Rangkaian Logika Digital

1. Rangkaian Logika Digital

2. Perancangan Rangkaian Digital Teknologi IC Digital dan Jenis Rangkaian Logika Gambar 1.Teknologi IC Digital dan Jenis Rangkaian Logika • Konsep jenis rangkaian logika artinya: • setiap anggota jenis dibuat dengan teknologi yang sama • mempunyai struktur rangkaian yang serupa • mempunyai ciri-ciri dasar yang sama, • Setiap jenis rangkaian logika mempunyai kelebihan dan kekurangan.

3. Pada perancangan sistem yang konvensional, perancang memilih jenis logika yang sesuai dan berusaha untuk mengimplementasikan sistem sebanyak mungkin dengan menggunakan modul dari jenis yang sama. Hal ini memudahkan interkoneksi dari modul • Jika dalam suatu sistem digunakan lebih dari satu jenis rangkaian logika, perancang harus merancang rangkaian antarmuka (interface). • Pemilihan jenis rangkaian logika berdasarkan: • fleksibilitas logika • kecepatan operasi • ketersediaan fungsi kompleks • kepekaan terhadap derau • kemampuan beroperasi pada selang suhu tertentu • disipasi daya • harga • Teknologi IC Digital: • CMOS • Bipolar • BiCMOS • GaAs

4. CMOS • Teknologi CMOS adalah yang paling dominan dalam teknologi IC untuk rancangan rangkaian digital. Dibandingkan dengan teknologi bipolar, CMOS mempunyai: • disipasi daya yang kecil, sehingga dapat menempatkan lebih banyak rangkaian pada satu chip • mempunyai impedansi masukan yang tinggi, sehingga dapat digunakan untuk penyimpan sementara dari informasi baik pada rangkaian logika maupun rangkaian memory. • mempunyai ukuran yang semakin kecil, sehingga memungkinkan untuk mempunyai tingkatan integrasi yang sangat tinggi. • Yang paling banyak dipakai adalah rangkaian CMOS komplementer yang berdasarkan struktur inverter. • Dari segi banyaknya gerbang logika pada satu chip: • SSI (small scale integrated) – 1 – 10 gerbang: • MSI (medium scale integrated) – 10 – 100 gerbang • VLSI (very large scale integrated) – sampai jutaan gerbang • Dalam beberapa aplikasi, CMOS komplementer dapat ditunjang oleh dua rangkaian logika MOS lainnya, yaitu pseudo-NMOS dan pass-transistor.

5. CMOS dinamik digunakan jika diperlukan kecepatan operasi yang tinggi dan disipasi daya yang rendah. Bipolar Dua jenis rangkalain logika yang berdasarkan BJT: TTL dan ECL. Sebelum era VLSI, TTL banyak digunakan.Sekarang TTL muncul kembali dengan daya yang rendah dan kecepatan yang tinggi. Kecepatan tinggi diperoleh dengan mencegah BJT memasuki daerah jenuh. Jenis TTL ini menggunakan dioda Schottky, sehingga disebut Schottky TTL. ECL atau CML dibuat berdasarkan implementasi ‘current-switch’ pada inverter. Elemen dasarnya adalah penguat differential. Pada operasi ECL ini, keadaan jenuh selalu dihindari sehingga menghasilkan kecepatan operasi yang tinggi, Dari semua jenis rangkaian logika, ECL mempunyai kecepatan operasi tertinggi,

6. BiCMOS • BiCMOS menggabung kecepatan operasi yang tinggi dari BJT dengan disipasi daya yang rendah dan karakteristik lainnya dari CMOS. • BiCMOS dapat dipakai untuk implementasi rangkaian analog dan digital dalam chip yang sama. • Gallium Arsenide (GaAs) • Mobilitas pembawa yang tinggi dari GaAs menghasilkan kecepatan operasi yang tinggi, Teknologi ini belum berkembang dengan matang, tetapi mempunyai potensi yang sangat besar. • Karakterisasi Rangkaian Logika • noise margin • propagation delay • power dissipation • delay-power product • silicon area • fan-in dan fan-out

7. Noise Margin Gambar 2. Voltage Transfer Characteristik (VTC) sebuah inverter. Operasi statik dari jenis rangkaian logika ditentukan karakteristiknya oleh karakteristik voltage transfer (VTC) dari inverter dasarnya. Pada VTC terdapat 4 parameter, VOH, VOL, VIH dan VIL. VIH dan VIL didefinisikan sebagai titik di mana arah kemiringan kurva = -1. VMdidefinisikan sebagai tegangan ambang di mana vO = vI.

8. VIL adalah harga maksimum sinyal masukan vi yang masih dianggap oleh inverter sebagai logika 0. VIH adalah harga minimum sinyal masukan vi yang masih dianggap oleh inverter sebagai logika 1. VOH adalah harga sinyal keluaran logika 1 VOL adalah harga sinyal keluaran logika 0 Ketahanan (robustness) dari jenis rangkaian logika ditentukan oleh kemampuannya untuk menolak derau yang dinyatakan dengan ‘noise margin’ NMH≡ VOH – VIH NML ≡ VIL – VOL Sebuah inverter yang ideal mempunyai: NMH = NML = VDD/2 VM = VDD/2 Propagation Delay Kinerja dinamik dari jenis rangkaian logika ditentukan oleh waktu tunda propagasi dari inverter dasarnya. tPLH adalah waktu tunda propagasi dari masukan logika rendah ke keluaran logika tinggi. tPHL adalah waktu tunda propagasi dari masukan logika tinggi ke keluaran logika rendah. tp≡ ½ (tPLH + tPHL)

9. Makin pendek waktu tunda propagasi, makin tinggi kecepatan operasi jenis rangkaian logika. Power Dissipation Ada dua macam disipasi daya. Disipasi daya statik didefinisikan sebagai daya yang didisipasikan oleh gerbang jika tidak ada proses perubahan (switching). Disipasi daya ini disebabkan oleh adanya hubungan pada rangkaian gerbang ke catu daya dan ground pada saat keluaran tinggi atau rendah. Disipasi daya dinamik didefinisikan sebagai daya yang didisipasikan oleh gerbang jika ada proses perubahan. Hal ini terjadi karena transistor beroperasi dari catu daya VDD dan mengisi kapasitor beban. f = frekuensi Persamaan di atas dturunkan dengan asumsi bahwa keluaran rendah = 0 V dan keluaran tinggi = VDD

10. Gambar 3.Definisi dari waktu tunda propagasi dan waktu perubahan (switching times) dari sebuah inverter

11. Delay-Power Product • Idealnya dalam perancangan sebuah rangkaian logika adalah mempunyai kecepatan tinggi tetapi disipasi daya yang rendah. Tetapi kedua persyaratan ini bertentangan, karena jika disipasi daya diturunkan dengan menurunkan catu tegangan atau catu arus, atau keduanya, ‘current-driving capability’ dari gerbang akan menurun. Hal ini disebabkan semakin lama waktu untuk ‘charge’ dan ‘discharge’ pada beban dan kapasitor parasit, sehingga waktu tunda propagasi meningkat. • DP = PDtp [joule] • Semakin kecil PD, semakin efektif rangkaian logika. • Silicon Area • Tujuan dari perancangan rangkaian VLSI digital adalah minimisasi luas silikon per gerbang. Hal ini dapat dicapai dengan: • teknologi proses yang canggih sehingga memungkinkan pengurangan ukuran minimum dari divais. • teknik perancangan rangkaian yang canggih. • tata letak chip yang teliti.

12. Semakin sederhana rangkaian, semakin kecil luas silikon yang diperlukan. Dengan memilih divais yang kecil maka akan mengurangi kapasitor parasit sehingga dapat meningkatkan kecepatan. Tetapi, divais kecil mempunyai ‘current driving capability’ yang rendah sehingga waktu tunda meningkat. Jadi di sini diperlukan kompromi antara semua kendala dan keunggulan yang ada untuk mendapatkan perancangan yang optimum. • Fan-in dan Fan-out • Fan-in sebuah gerbang adalah jumlah masukannya. • Fan-out adalah jumlah maksimum dari gerbang serupa yang dapat di ‘drive’oleh gerbang tersebut dengan mempertahankan kualitas yang diinginkan. • Teknik Perancangan Sistem Digital • custom design • semi custom design dengan menggunakan gate array. Salah satu jenis gate array yang banyak digunakan adalah field programmable gate array (FPGA)

13. Design Abstraction and Computer Aids • Perancangan sistem digital yang sangat kompleks, apakah pada satu chip IC atau menggunakan komponen yang sudah ada dapat dilakukan dengan menggunakan beberapa tingkat abstraksi yang berbeda dengan bantuan bermacam-macam alat bantu komputer. • Dalam perancangan IC ada beberapa rangkaian yang sudah tersimpan dalam pustaka yang disebut ‘standard cells’. Rangkaian-rangkaian ini disebut sel, dapat digunakan untuk merancang subsistem yang lebih besar.yang akan ditentukan karakterisasinya dan disimpan sebagai blok fungsional yang kemudian digunakan untuk merancang sistem yang lebih besar lagi, • Jadi tingkat abstraksinya: • Standard cell • Functional block • Subsystem atau system • Pada setiap tingkat abstraksi perlu dilakukan simulasi dan program komputer lainnya yang dapat membantu perancangan secara otomatis,misal ‘place-and-route’. Sayangnya untuk perancangan sistem analog, banyak hal yang harus dilakukan secara manual.

14. Analisa Perancangan dan Kinerja Inverter CMOS Struktur Rangkaian Gambar 4.(a) Inverter CMOS (b) dinyatakan sebagai sepasang saklar yang bekerja secara bergantian

15. Source dari masing-masing MOSFET dihubungkan dengan body, sehingga menghilangkan ‘body effect’ Vtn= |Vtp| = Vt yang mempunyai harga berkisar antara 0,2 V – 1 V. Inverter dapat digantikan dengan sepasang saklar yang bekerja secara bergantian seperti yang terlihat pada gambar 10(b) Operasi Statik vI = 0, vO = VOH = VDD→ simpul keluaran terhubung ke VDD melalui resistansi rDSP dari transistor ‘pull-up’ QP. vI = VDD, vO = VOL= 0 → simpul keluaran terhubung ke ground melalui resistansi rDSN dari transistor ‘pull-down’ QN. Jadi dalam keadaan ‘steady state’, tidak ada jalur arus antara VDD dan ground, dan arus statik dan disipasi daya statik sama dengan nol.

16. Gambar 5. VTC dari inverter CMOS dengan QN dan QP yang ‘matched’ Pada gambar 5 terlihat bahwa keluaran dari inverter CMOS adalah 0 dan VDD. Jadi simpangan tegangan keluaran merupakan simpangan maksimum. Ternyata VOLdan VOH tidak tergantung dari ukuran divais, sehingga CMOS sangat berbeda dengan bentuk logika MOS lainnya

17. Inverter CMOS dapat dibuat agar perpindahan kondisi (switched) terjadi pada titik tengah dari simpangan logika yaitu VDD/2 dengan memilih ukuran transistor yang tepat. Tegangan ambang perpindahan adalah: Untuk kasus khusus dimana Vtn = |Vtp|, Vth = VDD/2 untuk kn = kp yaitu:pada keadaan: Jadi VTC yang simetris dapat diperoleh jika divais dirancang mempunyai parameter transkonduktansi yang sama. Kondisi ini disebut ‘matching’. Karena μn. 2 – 4 kali lebih besar dari μp, maka keadaan ‘matching’ dapat diperoleh dengan membuat (W/L)p 2 – 4 kali (W/L)n

18. Biasanya kedua divais mempunyai panjang kanal yang sama yaitu di-set pada panjang minimum. Lebar minimum untuk kanal –n biasanya 1½ - 2 kali panjang minimum dan untuk kanal –p 3 – 4 kali panjang minimum. Jika inverter harus men-drive beban kapasitif yang besar, transistor dibuat lebih lebar. Tetapi untuk menghemat area chip, sebagian besar inverter dibuat dengan ukuran minimum. • Untuk selanjutnya (W/L) minimum untuk transistor NMOS disebut n dan (W/L) minimum untuk transistor PMOS disebut p. • Luas inverter dapat dinyatakan dengan WnLn + WpLp = (Wn + Wp)L, maka luas minimum inverter adalah (n+p)L2, maka (n+p) dapat digunakan ‘proxy’ luas. Contoh: n = 1,5 dan p = 4,5 maka faktor luas = n+p = 6 • Dengan menempatkan tegangan ambang pada tengah simpangan, matching parameter transkonduktansi QN dan QPakan memberikan: • Kemampuan ‘current- driving’ yang sama pada ke dua arah (pull-up dan pull-down). • rDSN = rDSP • tPLH = tPHL • NMH = NML = ⅜(VDD + ⅔Vt)

19. Biasanya Vt = 0,1 sampai 0,2 VDD, ‘noise margin’ ≈ 0,4 VDD Harga ini membuat inverter CMOS hampir ideal dilihat dari sisi kekebalan derau. Hal lain, karena arus dc masukan inverter sama dengan nol, noise margin tidak tergantung dari fan-out gerbang. Jika kn > kp→ Vth lebih dekat ke nol. Jika kp > kn → Vth lebih dekat ke VDD. Kemiringan VTC inverter pada daerah transisi adalah Operasi Dinamik Pada gambar 6, kita akan menganalisa waktu tunda propagasi dari inverter yang terdiri dari Q1 dan Q2yang di’drive’ oleh sumber vI yang berimpedansi rendah dan mempunyai beban inverter yang terdiri dari Q3 dan Q4. Pada gambar 6 terlihat kapasitansi internal dari transistor yang terhubung pada simpul keluaran inverter (Q1, Q2).. .

20. Gambar 6. Rangkaian untuk menganalisa waktu tunda propagasi dari inverter Q1 dan Q2 yang men-drive inverter Q3 dan Q4. • Perhatikan konstribusi masing-masing kapasitansi pada gambar 6 pada harga kapasitansi beban ekivalen C • Kapasistansi overlap gate-drain dari Q1 dan Q2,Cgd1dan Cgd2. Kedua kapasitansi ini dapat diganti dengan kapasitansi ekivalen antara simpul keluaran dengan ground yaitu 2Cgd1dan 2Cgd2. • Kapasitansi antara body dan drain, Cdb1 dan Cdb2. Kedua kapasitansi ini dapat digantikan dengan kapasitansi ekivalen antara simpul keluaran dan ground.

21. Karena inverter kedua sebagai beban, kapasitansi masukan dari Q3 dan C4tetap konstan dan sama dengan kapasitansi total dari gate (WLCox + Cgsov + Cgdov). Jadi kapasitansi masukan dari inverter beban: • Komponen terakhir dari C adalah kapasitansi kawat Cw. • Jadi harga total C adalah: Gunakan gambar 7 untuk menentukan tPHL dan tPLH. Perhatikan gambar 7(a) di mana vI menuju VDD dan QN mengosongkan C dari nilai awalnya VDD ke nilai akhir 0. Dari analisa sebelumnya didapatkan: Dengan asumsi Vt≈ 0,2 VDD. Cara lain untuk menganalisa rangkaian pada gambar 7(a) yaitu dengan menghitung harga rata-rata dari arus pengosongan iDN selama selang t= 0 sampai t = tPHL.

22. Gambar 7. Rangkaian ekivalen untuk menentukan waktu tunda propagasi (a) t\PHL dan (b) tPLH dari sebuah inverter.

23. Pada t = 0, QN akan jenuh, dan iDN(0) adalah: Pada t = tPHL , QNakan berada pada daerah trioda, dan iDN(tPHL) adalah: Harga rata-rata arus pengosongan: Harga ini mendekati harga hasil perhitungan sebelumnya.

24. Dengan cara yang sama dapat diperoleh tPLH: Waktu tunda propagasi adalah nilai rata-rata dari tPHL dan tPLH • Dari persamaan-persamaan di atas memungkinkan kita untuk membuat beberapa kesimpulan: • Kedua komponen tpdapat mempunyai harga yang sama dengan membuat kedua transistor ‘matched’ • 2. Karena tpsebanding dengan C, perancang harus mengurangi C dengan cara memakai panjang kanal minimum dan meminimalkan kawat dan kapasitansi parasitik lainnya dengan membuat tata letak yang optimal. • 3. Dengan menggunakan teknologi proses yang mempunyai parameter transkonduktansi k’ yang lebih besar dapat mengurangi waktu tunda propagasi, tetapi hal ini akan menaikkan Cox yang berarti akan menaikkan harga C.

25. Dengan menggunakan (W/L) yang lebih besar dapat mengurangi tp, tapi cara ini akan meningkatkan harga C. Cara ini hanya efektif kalau komponen C yang dominan tidak berkaitan langsung dengan ukuran divais ‘driving’. • Menggunakan catu tegangan VDD yang lebih tinggi, tetapi VDD ditentukan oleh teknologi yang digunakan, • Disipasi daya dinamik • PD = f C VDD

26. Contoh soal 1: Sebuah inverter CMOS dirancang dengan teknologi 0,25μm. Cox =6 fF/μm2, μnCox = 115 μA/V2, μpCox = 30 μA/V2, Vtn = -Vtp = 0,4 V dan VDD = 2,5 V. W/L untuk QN= 0,375 μm/0,25 μm dan untuk QP = 1,125 μm/0,25 μm. Kapasitansi antara gate-source dan gate-drain adalah 0,3 fF/μm per lebar gate. Kapasitansi drain-body adalah Cdbn = 1 fF dan Cdbp = 1 fF. Kapasitansi kawat Cw = 0,2 fF. Carilah tPHL, tPLH dan tp. Jawab: Cgd1 = 0,3 x Wn = 0,3 x 0,375 = 0,1125 fF Cgd2 = 0,3 x Wp = 0,3 x 1,125 = 0,3375 fF Cdb1 = 1 fF Cdb2 = 1 fF Cg3 = 0,375 x 0,25 x 6 + 2 x 0,3 x 0,375 = 0,7875 fF Cg4 = 1,125 x 0,25 x 6 + 2 x 0,3 x 1,125 = 2,3625 fF Cw = 0,2 fF C = 2 x 0,1125 + 2 x 0,3375 + 1 + 1 + 0,7875 + 2,3625 + 0,2 = 6,25 fF

27. Karena Wp/Wn = 3 dan μn/μp = 3,83, inverter tidak benar-benar ‘matched’. Oleh karena itu t\PLH lebih besar dari tPHL dengan faktor 3,83/3 = 1. Jadi tPLH = 1,3 x 23,3 = 30 ps tP = ½ (tPHL + tPLH) = ½ (23,3 + 30) = 26,5 ps

28. Rangkaian Gerbang Logika CMOS Struktur Dasar Gambar 8. Representasi gerbang logika CMOS 3 masukan. PUN terdiri dari transistor PMOS dan PDN terdiri dari transistor NMOS

29. Gerbang logika CMOS terdiri dari dua rangkaian: rangkaian pull-down (PDN) yang terdiri dari transistor NMOS dan rangkaian pull-up yang terdiri dari transistor PMOS. Kedua rangkaian ini beroperasi dengan variabel masukan yang sifatnya komplementer. Pada gambar 8 terlihat gerbang dengan 3 masukan. PDN akan terhubung (‘conduct’) untuk semua kombinasi ketiga masukan yang memerlukan keluaran ‘rendah’ (Y = 0) dan akan menarik simpul keluaran menuju ground, sehingga pada keluaran tampak vY = 0. Pada saat yang sama PUN akan ‘off’ dan tidak ada jalur dari VDD ke ground. Sebaliknya, semua masukan yang memerlukan keluaran ‘tinggi’ (Y = 1) akan menyebabkan PUN terhubung (‘conduct’), dan PUN akan menarik simpul keluaran ke VDD, sehingga vY = VDD. Pada saat yang sama PDN akan ‘off’ dan tidak ada jalur dari VDD ke ground. PDN terdiri dari NMOS dan NMOS ‘conduct’ jika sinyal masukan pada gate-nya ‘tinggi’. Jadi PDN ‘aktif’ jika masukannya ‘tinggi’. Sebaliknya PUN terdiri dari PMOS dan PMOS ‘conduct’ jika sinyal masukan pada gate-nya ‘rendah’. Jadi PUN aktif jika masukannya ‘rendah.

30. PUN dan PDN menggunakan divais secara paralel untuk membentuk fungsi ‘OR’ dan menggunakan divais secara seri untuk membentuk fungsi ‘AND’. Contoh PDN dapat terlihat pada gambar 9. Gambar 9. Contoh rangkaian ‘pull-down’ (PDN)

31. Pada gambar 9(a), QAakan ‘conduct’ jika A ‘tinggi’ (vA = VDD) dan rangkaian akan menarik simpul keluaran ke ‘ground’ (vY = 0, Y = 0). Sama halnya QB ‘conduct’ dan ,menarik simpul Y ke ground jika B ‘tinggi’. Jadi Y akan rendah jika A atau B ‘tinggi’ PDN pada gambar 9(b) akan ‘conduct’ hanya kalau A dan B ‘tinggi’ pada saat bersamaan. Jadi Y ‘low’ jika A dan B ‘tinggi’ PDN pada gambar 9(c) akan ‘conduct’ dan menyebabkan Y = 0 jika A ‘tinggi’ atau jika B dan C keduanya ‘tinggi’. Jadi

32. Gambar 10 Contoh rangkaian ‘pull-up’ (PUN)

33. PUN pada gambar 10(a) akan ‘conduct’ dan menghasilkan keluaran ‘tinggi’ (vY = VDD, Y = 1) jika A ‘rendah’ atau B ‘rendah’, jadi PUN pada gambar 10(b) akan ‘conduct’ dan menghasilkan keluaran ‘tinggi’ (vY = VDD, Y = 1) jika A dan B kedua ‘rendah’, jadi PUN pada gambar 10(c) akan ‘conduct’ dan menghasilkan keluaran ‘tinggi’ (vY = VDD, Y = 1) jika A ‘rendah’ atau B dan C kedua ‘rendah’, jadi Simbol rangkaian untuk transistor MOS yang biasa dipakai oleh perancang rangkaian digital. Gambar 11 menunjukkan simbol yang biasa dipakai (sebelah kiri) dan simbol yang dipakai pada rangkaian digital (sebelah kanan).

34. Gambar 11. Simbol dari MOSFET Simbol transistor PMOS dengan lingkaran kecil pada terminal gate menunjukkan bahwa gate harus ‘rendah’ untuk menbuat divais aktif. Jadi dalam istilah digital transistor PMOS adalah ‘active low’ Pada simbol untuk rangkaian digital, tidak ada indikasi dari terminal divais, yang mana terminal source dan yang mana terminal drain. Untuk memudahkannya, untuk transistor NMOS, terminal drain mempunyai tegangan yang lebih tinggi, dan untuk transistor PMOS, terminal source mempunyai tegangan yang lebih tinggi.

35. Gerbang NOR dua masukan Gambar 12. Gerbang NOR dua masukan CMOS Y ‘rendah’, jika A ‘tinggi’ atau B ‘tinggi’. Jadi PDN terdiri dari dua transistor NMOS terhubung paralel dengan A dan B sebagai masukannya. Untuk PUN, Y ‘tinggi’ jika A dan B ‘rendah’. Jadi PUN terdiri dari dua transistor PMOS yang terhubung seri dengan A dan B sebagai masukannya. Gambar 12 adalah gerbang NOR yang merupakan gabungan PUN dan PDN

36. Gerbang NAND dua masukan Gambar 13. Gerbang NAND dua masukan CMOS Y ‘rendah’, jika A dan B ‘tinggi’. Jadi PDN terdiri dari dua transistor NMOS terhubung seri dengan A dan B sebagai masukannya. Untuk PUN, Y ‘tinggi’ jika A ‘rendah’ atau B ‘rendah’. Jadi PUN terdiri dari dua transistor PMOS yang terhubung paralel dengan A dan B sebagai masukannya. Gambar 13 adalah gerbang NAND yang merupakan gabungan PUN dan PDN

37. Gerbang Kompleks Untuk mendapatkan PDN, perhatikan Y akan ‘rendah’ jika A ‘tinggi’ dan B ‘tinggi’ atau C dan D kedua-duanya ‘tinggi’. Untuk mendapatkan PUN, nyatakan Y dalam variabel komplemennya dengan menggunakan hukum DeMorgan Y akan ‘tinggi’ jika A ‘rendah’ atau B ‘rendah’ dan C ‘rendah’ atau D ‘rendah’. Rangkaian fungsi ini terlihat pada gambar 14

38. Gambar 14. Realisasi CMOS dari sebuah fungsi kompleks

39. Mendapatkan PUN dari PDN dan sebaliknya. Dari rangkaian gerbang CMOS (seperti pada gambar 14), ternyata PDN dan PUN adalah rangkaian dual: dimana hubungan seri terdapat pada satu rangkaian, hubungan paralel terdapat pada rangkaian lainnya. Jadi, kita bisa mendapatkan satu rangkaian dari rangkaian lainnya. Proses ini akan lebih sederhana jika dibandingkan dengan mensintesa masing-masing rangkaian secara terpisah dari ekspresi Boolean-nya. Contohnya pada rangkaian pada gambar 14. Kita dengan mudah mendapatkan PDN, karena kita sudah mempunyai Y’ dengan masukan yang tidak dikomplemenkan. Sebaliknya untuk mendapatkan PUN, kita harus memanipulasi fungsi Boolean yang diberikan dengan untuk menyatakan Y sebagai fungsi dari komplemen masukannya. Cara lain: kita dapat memakai sifat ‘duality’ untuk mendapatkan PUN dari PDN.

40. Fungsi Exclusive-OR Karena yang diberikan adalah fungsi Y, maka lebih mudah untuk mensintesa PUN. Tetapi Y bukan dari variabel komplemen saja, maka diperlukan inverter. Dari persamaan di atas diperoleh PUN seperti yang terlihat pada gambar 15(a). Dalam hal ini diperlukan dua buah inverter untuk menghasilkan variabel komplemen. Untuk PDN gunakan hukum DeMorgan untuk mendapatkan Y’. Realisasi fungsi XOR dengan CMOS memerlukan 12 transistor, seperti yang terlihat pada gambar 15(b). Catatan: rangkaian XOR bukan rangkaian dual

41. Gambar 15. Realisasi fungsii XOR dengan CMOS (Inverter tidak disertakan)

42. Ringkasan dari Metoda Sintesa: • Hampir semua PDN dapat disintesa langsung dari ekspresi Y’ sebagai fungsi dari variabel non-komplemen. Jika ada variabel komplemen muncul pada ekspresi ini, maka diperlukan tambahan inverter. • Hampir semua PUN dapat disintesa langsung dari ekspresi ’ sebagai fungsi dari variabel komplemen.and memasangkan variabel non komplemen pada gate dari transistor PMOS. Jika ada variabel non komplemen muncul pada ekspresi ini, maka diperlukan tambahan inverter. • PDN dapat diperoleh dari PUN (dan sebaliknya) dengan menggunakan sifat dualiti • Ukuran Transistor • Pemilihan ukuran transistor (W/L) mempunyai tujuan agar gerbang mempunyai kemampuan ‘current-driving’ pada kedua arah yang sama dengan kemampuan ‘current-driving’ dari inverter dasar. • (W/L)n = n dan (W/L)p = p, dimana n biasanya 1,5 – 2, dan supaya ‘matched’, p = (μn/μp)n.

43. Jadi kita ingin memilih W/L semua transistor pada sebuah gerbang logika sehingga PDN dapat mempunyai arus pengosongan kapasitor yang sama dengan arus pengosongan kapasitor dari sebuah transistor NMOS dengan W/L = n, dan PUN dapat mempunyai arus pengisian kapasitor yang sama dengan arus pengisian kapasitor dari sebuah transistor PMOS dengan W/L = p. Syarat ini akan menjamin waktu tunda gerbang pada kasus terburuk sama dengan waktu tunda sebuah inverter. Kasus terburuk artinya dalam memilih ukuran transistor, harus dicari kombinasi masukan yang menghasilkan arus keluaran yang terendah, kemudian pilih ukuran transistor yang akan membuat besaran arus ini sama dengan arus dari sebuah inverter dasar. Untuk menentukan kemampuan ‘current-driving’ dari sebuah rangkaian yang terdiri dari beberapa divais MOS, perlu dicari W/Lekivalen dari rangkaian transistor MOS. Penentuan W/L ekivalen berdasarkan pada resistansi sebuah MOSFET yang berbanding terbalik dengan W/L. Jika beberapa MOSFET mempunyai (W/L)1, (W/L)2, …. dihubungkan seri, maka resistansi ekivalen adalah jumlah dari masing-masing resistansi

44. (W/L)ek untuk transistor yang dihubungkan secara seri: (W/L)ek untuk transistor yang dihubungkan secara paralel: Contoh: 2 transistor MOS yang identik dengan masing-masing (W/L) = 4, akan menghasilkan (W/L) = 2 jika dihubungkan seri dan mempunyai (W/L) = 8 jika dihubungkan paralel.

45. Gambar 16. Ukuran transistor untuk gerbang NOR empat masukan

46. Gambar 17. Ukuran transistor untuk gerbang NAND empat masukan Karena p biasanya 2 – 3 kali lebih besar dari n maka gerbang NOR memerlukan area yang lebih besar dari NAND. Itulah sebabnya gerbang NAND lebih disukai dalam implementasi sebuah fungsi logika kombinasional dengan menggunakan teknologi CMOS

47. Contoh soal: Gambar 18.Rangkaian untuk contoh 2

48. Cariilah W/L untuk rangkaian logika pada gambar 18. Asumsikan untuk inverter dasar n = 1,5 dan p = 5 dan panjang kanal = 0,25 μm Solusi: Perhatikan PDN: Kasus terburuk terjadi bila QNB ‘on’ dan QNC atau QND‘on’. Jadi pada kasus terburuk, ada 2 transistor terhubung seri. Oleh karena itu untuk QNB, QNC, dan QND dipilih mempunyai ukuran 2 kali lebar divais kanal –n pada inverter dasar: QNB: W/L = 2n = 3 = 0,75/0,25 QNC: W/L = 2n = 3 = 0,75/0,25 QND: W/L = 2n = 3 = 0,75/0,25 Untuk QNA, pilih W/L yang sama dengan lebar divais kanal –n pada inverter dasar: QNA: W/L = n = 1,5 = 0,375/0,25 Perhatikan PUN: Kasus terburuk terjadi bila 3 transistor terhubung seri: QPA, QPB dan QPC. Oleh karena itu untuk QPA, QPC, dan QPD dipilih mempunyai ukuran 3 kali lebar divais kanal –p pada inverter dasar

49. QPA: W/L = 3p = 15 = 3,75/0,25 QPC: W/L = 3p = 15 = 3,75/0,25 QPD: W/L = 3p = 15 = 3,75/0,25 Untuk QPB, W/L dipilih sehingga yang menghasilkan (W/L)ekhubungan seri QPAdan QPB sama dengan p QPB: W/L = 1,5p = 7.5 = 1,875/0,25

50. Pengaruh Fan-In dan Fan-Out pada Waktu Tunda Propagasi • Pada CMOS, setiap variabel masukan memerlukan 2 transistor, NMOS dan PMOS. Penambahan transistor menyebabkan: • - penambahan area yang digunakan • penambahan kapasitansi efektif setiap gerbang → kenaikan waktu tunda propagasi. • Waktu tunda propagasi juga akan bertambah dengan meningkatnya jumlah masukan dan meningkatnya ukuran divais karena akan meningkatkan C. • Oleh karena itu jumlah variabel masukan harus dibatasi maksimum 4. • Kenaikan jumlah keluaran juga akan meningkatkan waktu tunda propagasi karena akan meningkatkan kapasitansi beban.